reorg of FIFOtest to allow for flattening of incoming data

[ieee754fpu.git] / src / add / test_buf_pipe.py

diff --git a/src/add/test_buf_pipe.py b/src/add/test_buf_pipe.py
index b695e537142f3dfcf6b3b864ea9cac1ae5aad0bd..6bf690c24e81703afd1fa11b47f160f3172a7b2f 100644 (file)
--- a/src/add/test_buf_pipe.py
+++ b/src/add/test_buf_pipe.py
@@ -763,10 +763,14 @@ class ExampleBufPassThruPipe(ControlBase):
 # Test 20
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+def iospecfn():
+    return Signal(16, name="din")
+
 class FIFOTest16(FIFOtest):
 
+
     def __init__(self):
-        FIFOtest.__init__(self, 16, 2)
+        FIFOtest.__init__(self, iospecfn, 16, 2)
 
 
 ######################################################################