cpu/rocket: swap main_mem and io regions
authorGabriel Somlo <gsomlo@gmail.com>
Wed, 9 Oct 2019 18:25:41 +0000 (14:25 -0400)
committerGabriel Somlo <gsomlo@gmail.com>
Wed, 9 Oct 2019 18:25:41 +0000 (14:25 -0400)
commitf8f643a02f8477d86bae11ddbcee442a88e835de
tree9279134caeca3be1222daf9375b4649d9e55c6e8
parentb627a8fe71b55f1987a9cd5181da14cddd3203c1
cpu/rocket: swap main_mem and io regions

The total size of RAM (main_mem) can be expected to vary significantly,
and often exceed the size needed for MMIO allocations by a large margin.

As such, place Rocket's MMIO (io regions) below 0x8000_0000, and start
the RAM (main_mem) at 0x8000_0000, with nothing above it to limit its
future growth.

Also, bump the pre-built Rocket verilog submodule to an updated version,
which also comes with matching changes to the way MMIO and RAM accesses
are mapped and routed to their respective AXI interfaces.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>
litex/soc/cores/cpu/rocket/core.py
litex/soc/cores/cpu/rocket/verilog