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[ieee754fpu.git] / src / add / unit_test_single.py

diff --git a/src/add/unit_test_single.py b/src/add/unit_test_single.py
index c46e239183c77852f1160972961e311c4106b2d3..2b0d9e569e2a86d3382ef17579fc62cf63fa835e 100644 (file)
--- a/src/add/unit_test_single.py
+++ b/src/add/unit_test_single.py
@@ -60,16 +60,16 @@ def get_rs_case(dut, a, b, mid):
 
     yield in_b.valid_i.eq(0)
 
-    yield out_z.i_ready.eq(1)
+    yield out_z.ready_i.eq(1)
 
     while True:
-        out_z_stb = (yield out_z.o_valid)
+        out_z_stb = (yield out_z.valid_o)
         if not out_z_stb:
             yield
             continue
         vout_z = yield out_z.v
         #out_mid = yield dut.ids.out_mid
-        yield out_z.i_ready.eq(0)
+        yield out_z.ready_i.eq(0)
         yield
         break
 
@@ -106,16 +106,16 @@ def get_case(dut, a, b, mid):
 
     yield dut.in_b.valid_i.eq(0)
 
-    yield dut.out_z.i_ready.eq(1)
+    yield dut.out_z.ready_i.eq(1)
 
     while True:
-        out_z_stb = (yield dut.out_z.o_valid)
+        out_z_stb = (yield dut.out_z.valid_o)
         if not out_z_stb:
             yield
             continue
         out_z = yield dut.out_z.v
         #out_mid = yield dut.out_mid
-        yield dut.out_z.i_ready.eq(0)
+        yield dut.out_z.ready_i.eq(0)
         yield
         break