diplomacy: update to new API (#40)
[sifive-blocks.git] / src / main / scala / devices / gpio / GPIOPeriphery.scala
index 414e7130f58a5de4dc081be45a4071f7e7919b17..149f7074d03ed09bd9d54622c335b5fe022066f1 100644 (file)
@@ -2,27 +2,32 @@
 package sifive.blocks.devices.gpio
 
 import Chisel._
-import diplomacy.LazyModule
-import rocketchip.{TopNetwork,TopNetworkModule}
-import uncore.tilelink2.TLFragmenter
+import freechips.rocketchip.config.Field
+import freechips.rocketchip.coreplex.{HasPeripheryBus, HasInterruptBus}
+import freechips.rocketchip.diplomacy.{LazyModule,LazyModuleImp}
+import freechips.rocketchip.util.HeterogeneousBag
 
-trait PeripheryGPIO {
-  this: TopNetwork { val gpioConfig: GPIOConfig } =>
-  val gpio = LazyModule(new TLGPIO(p, gpioConfig))
-  gpio.node := TLFragmenter(peripheryBusConfig.beatBytes, cacheBlockBytes)(peripheryBus.node)
-  intBus.intnode := gpio.intnode
+case object PeripheryGPIOKey extends Field[Seq[GPIOParams]]
+
+trait HasPeripheryGPIO extends HasPeripheryBus with HasInterruptBus {
+  val gpioParams = p(PeripheryGPIOKey)
+  val gpios = gpioParams map { params =>
+    val gpio = LazyModule(new TLGPIO(pbus.beatBytes, params))
+    gpio.node := pbus.toVariableWidthSlaves
+    ibus.fromSync := gpio.intnode
+    gpio
+  }
 }
 
-trait PeripheryGPIOBundle {
-  this: { val gpioConfig: GPIOConfig } =>
-  val gpio = new GPIOPortIO(gpioConfig)
+trait HasPeripheryGPIOBundle {
+  val gpio: HeterogeneousBag[GPIOPortIO]
 }
 
-trait PeripheryGPIOModule {
-  this: TopNetworkModule {
-    val gpioConfig: GPIOConfig
-    val outer: PeripheryGPIO
-    val io: PeripheryGPIOBundle
-  } =>
-  io.gpio <> outer.gpio.module.io.port
+trait HasPeripheryGPIOModuleImp extends LazyModuleImp with HasPeripheryGPIOBundle {
+  val outer: HasPeripheryGPIO
+  val gpio = IO(HeterogeneousBag(outer.gpioParams.map(new GPIOPortIO(_))))
+
+  (gpio zip outer.gpios) foreach { case (io, device) =>
+    io <> device.module.io.port
+  }
 }