WIP on priv spec v1.9
[riscv-tests.git] / isa / rv64mi / ipi.S
index 8aca6657753397511034c252c5e94384a034b158..71783107e250478b817b99b5a815a580f5a108c1 100644 (file)
@@ -14,7 +14,7 @@ RVTEST_RV64M
 RVTEST_CODE_BEGIN
 
   # enable interrupts
-  csrs mstatus, MSTATUS_IE
+  csrs mstatus, MSTATUS_MIE
   csrs mie, MIP_MSIP
 
   # get a unique core id