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authorLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Fri, 29 Mar 2019 12:29:32 +0000 (12:29 +0000)
committerLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Fri, 29 Mar 2019 12:29:32 +0000 (12:29 +0000)
src/add/fpadd/addstages.py

index 39888148c0844f2e0d94611da746f9dbb550a1ce..626a0c0d3cc97be1cef2ba7eb8685bc63c928c96 100644 (file)
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 # Copyright (C) Jonathan P Dawson 2013
 # 2013-12-12
 
-from nmigen import Module, Signal, Cat, Mux, Array, Const
-from nmigen.lib.coding import PriorityEncoder
+from nmigen import Module
 from nmigen.cli import main, verilog
-from math import log
 
-from fpbase import FPNumIn, FPNumOut, FPOp, Overflow, FPBase, FPNumBase
-from fpbase import MultiShiftRMerge, Trigger
-from singlepipe import (ControlBase, StageChain, UnbufferedPipeline,
+from singlepipe import (StageChain, UnbufferedPipeline,
                         PassThroughStage)
-from multipipe import CombMuxOutPipe
-from multipipe import PriorityCombMuxInPipe
 
-from fpbase import FPState, FPID
+from fpbase import FPState
 from fpcommon.denorm import FPSCData
 from fpcommon.postcalc import FPAddStage1Data
 from fpadd.align import FPAddAlignSingleMod
-from fpadd.add0 import (FPAddStage0Data, FPAddStage0Mod, FPAddStage0)
-from fpadd.add1 import (FPAddStage1Mod, FPAddStage1)
+from fpadd.add0 import FPAddStage0Mod
+from fpadd.add1 import FPAddStage1Mod
 
 
 class FPAddAlignSingleAdd(FPState, UnbufferedPipeline):