fix layout bugs

add docs for layout

format code

add option to specify fixed_width and no lane_shaps only to find
that there has been assumption that lane_shapes equals element width *times*
partition count.
https://bugs.libre-soc.org/show_bug.cgi?id=713#c67

next step is to set lane_shapes in terms of the element width

add blanking mask, but current example has no blank areas

whitespace

improve code-comments some more

improve code-comments some more

improve code-comments

whoops conversion of list of 0/1 needed reversing

add option to do fixed-width layout
https://bugs.libre-soc.org/show_bug.cgi?id=713#c22

currently failing, answer is *backwards* (bit-inverted) which makes no sense

add a check of bitp against the expected partition points when
going through the elwidths
https://bugs.libre-soc.org/show_bug.cgi?id=713#c47

add phase 3 of the layout() experiment.
https://bugs.libre-soc.org/show_bug.cgi?id=713#c34
here the binary values are obtained which, if elwidth is set to a given
value, we expect the PartitionPoints mask to be set to that value

convert to two-stage layout points-creation
https://bugs.libre-soc.org/show_bug.cgi?id=713#c34

add code-comments

added example with elwidth==Signal(2) from:
https://bugs.libre-soc.org/show_bug.cgi?id=713#c30

remove Shape, signed and unsigned from layout experiment,
idea is to sub-class from ast.Shape() and therefore that provides
the full and complete understanding and specification of signed,
not layout()

add layout experiment from
https://bugs.libre-soc.org/show_bug.cgi?id=713#c20

fix SimdSignal Repl test (was previously unfinished)

big rename PartitionedSignal to SimdSignal (shorter)
https://bugs.libre-soc.org/show_bug.cgi?id=713#c58

add some more comments for the elwidth-adapter
https://bugs.libre-soc.org/show_bug.cgi?id=713#c34

altered test_partsig2.py removed outval, run with outval2 instead

add PartType context to PartitionedMux
not presently used, TBD, no harm done not using it due to the way that
PartitionedMux works

convert PartitionedAssign and PAssign over to PartType
https://bugs.libre-soc.org/show_bug.cgi?id=713#c56

covert PartitionedCat (and PCat) over to PartType format
https://bugs.libre-soc.org/show_bug.cgi?id=713#c56

convert PartitionedRepl over to new "PartType" format

add TestReplMod, under development

add PartitionedRepl into PartitionedSignal.__Repl__
uses same auto-module-creation as PCat, PMux and PAssign

shuffle order of functions (whitespace) to same order as ast.Value

add PartitionedRepl first version, no unit test just demo

whoops accidentally removed bugreport link

add signed/unsigned functions and preliminary unit test

pull in unit test code for PartitionedSignal.matches to be adapted

bit of a reorder / reorg, to match up with current ast.Value function order
this makes it easier to ensure that all functions are there, easier to
read / find.

disable mul and rmul in PartitionedSignal for now

rewrite complex comprehensions as for loops

Fix broken code caused by attempted removal of type annotations.

This partially reverts commit 0cdf4be4df5c0fbae476442c1a91b0e8140e2104.

add TODO comments
https://bugs.libre-soc.org/show_bug.cgi?id=718

add a PartitionedSignal.any() test and extend range of values tested
in horizontal logic operators

make note about failing PartitionedAll
https://bugs.libre-soc.org/show_bug.cgi?id=176#c17

revert to using self == Const(-1) for now in PartitionedSignal.all()

bit more sophisticated on the partsig horizontal test, use subTest to report
function name and input value

add PartitionedSignal.all() and unit test, currently failing

add PartitionedAll operator, based on PartitionedBase

add bool PartitionedSignal test

removing unnecessary type information which makes the code
completely unreadable, longer and more complex

add PartitionedSignalTester

split out logical ops into PartitionedBase

add PartitionedBool class (based on PartitionedXOR)
could very likely be combined but hey

add quick use/self-test to PartitionedXOR

add PartitionedSignal XOR partsig test

partsig unit test tidyup

test names to go under a different fileset

add scalar test of PartitionedSignal.__Assign__
completes all 12 permutations needed

add six combinations of PartitionedSignal.__Assign__ test:
* input width less, equal or greater to output width
* output signed or unsigned

rework partsig TestAssign to cope with different types of input,
scalar/partitioned, lengths equal/greater/less, signed/unsigned

fix PartitionedAssign, PAssign, and PartitionedSignal.__Assign__

preliminary unit test showed wiring was incorrect, as was the return
result from PAssign, which has to return Statements

correct test_partsig name, remove redundant code

remove PartitionedSignal.eq, expectation is to use PartitionedSignal.__Assign__
due to eq being removed, access to the underlying ".sig" is now
done using PartitionedSignal.lower()

whitespace / comments

add use of PartitionedAssign in PartitionedSignal, behind __Assign__
move to separate module due to recursive import issues

add support in PartitionedAssign for scalar signals

add PartitionedAssign class for use in PartitionedSignal

add PartitionedSignal.shape function
(simply returns underlying self.sig.shape())

add PartitionedSignal.__len__ override, redirects to self.sig len

reduce part_mask in partsig tests to 3 (actual number of break points
not actual number of partitions), fix PartitionedSignal.like(),
needed to pass in PartitionPoints(other.partpoints)

add assert to check partition jump point size

unit test for PartitionedSignal.__Cat__
decided also to change the mask to be the number of partition points
(not waste one bit)

move PCat to separate module
(didnt help but hey), solve recursive import by moving import of
PartitionedCat into the PCat function

add PartitionedSignal.__Cat__ override
calls and creates PartitionedCat module

corrections to PartitionedCat after corrections to PartitionedSignal,
using make_partitions2, off-by-one error

add PartitionedSignal.__Mux__ unit test
split out from TestPartitionedSignal to reduce time and make it clear
what is being tested

add PartitionedSignal.__Mux__ using existing PMux function

derive PartitionedSignal from UserValue (temporarily) and add lower()

whitespace

fix chunking to get correct order for PartitionedCat

add first cut at PartitionedSignal "Cat"

Remove comment sign and add correct path for nmigen intersphinx.

Add Makefile modified for sphinx.

Initial addition of sphinx documentation system.

    Add run of sphinx-quickstart and manual modifications of files.

corrections to setup.py for classifier, for pypi upload

update for upload to pypi

Convert add and sub to return PartitionedSignal

Adjust the test suite accordingly.

Revert order of operations in PartitionedSignal.implies()

Now that all bitwise logic operations return PartitionedSignal, the
original order of operations will work.

Clarify comment about operations returning plain Signals

Possibly not all Signal results will be ported to PartitionedSignal. For
instance, comparison operations.

Convert all bitwise logical ops to return PartitionedSignal

Also copy the module in PartotionSignal.like()

Return a PartitionedSignal from the bitwise "not" operation

Adjust the proof to accommodate such operations.

Implement PartitionedSignal.like()

Use z3 solver instead of yices2 when convenient

Add tests for bitwise logical operators

Reverse order of operations in implies()

Put the negation last, since it returns a Signal, and then Signal OR
was being called instead of PartitionedSignal OR.

Do not register carry-out on the PartitionedAdder

The user of this module can register it if needed.

Fix PartitionedSignal.neg and its test case

For some reason, neg(a) was returning (a - 1) instead of (-a).
Implemented it as (0 - a).
For the test case, shifted down the input, negated it and shifted it
back again. Could have done it also by (0 - a), but this way it is more
independent of the implementation.
Added a formal proof.

Allow the proof driver to check operations with integer output

The "part_out" parameter tells the driver whether the output of the
operation is supposed to be arithmetic or boolean.

Added checks for addition and subtraction, without carry.

Use RipleLSB in PartitionedXOR, and invert outputs

The combiner was built to give inverted outputs, since it was designed
for ORing "not equals" signals, instead of ANDing equals signals.

Use 4-bit partitions when checking, 8-bit takes a long time for some
reason.

add first cut at formal proof for PartitionedXOR

add PartitionedXOR to PartitionedSignal (xor operator)

Check PartitionedSignal.any().

add first cut (untested) of PartitionedXOR