add pause_dec_tb signal (not very sophisticated) to Core
[soc.git] / src / soc / simple /
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-rw-r--r-- 0 __init__.py
-rw-r--r-- 52518 core.py
-rw-r--r-- 4618 core_data.py
-rw-r--r-- 22414 inorder.py
-rw-r--r-- 75301 issuer.py
-rw-r--r-- 6632 issuer_verilog.py
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