add new Parts class

move expanded_part_pts further up

move part_byte to PartitionPoints

rename delayed_part_ops to part_ops

remove delayed part ops, now inside AddReduceSingle

add missing arg part_ops to unit test

do not need delayed_part_ops

pass in part_ops to AddReduce, so that it is syncd alongside the other data

whitespace

removing recursion from AddReduce

update explanatory comments

MaskedFullAdder performs ANDing in a group by pre-shifting the carry bits

split "actionable" part of AddReduce out from "recursive" part

update comments

add to docstrings in PartitionedAdder

add to docstrings in PartitionedAdder

create a new "MaskedFullAdder" class, which performs the partition-carry mask

the FullAdder is always masked, so a derivative class is created.
cleans up the graphviz output a lot

add docstrings / comments to PartitionedAdder

spelling mistake $i instead of %i

rename temporary value

temporary ~pbs

name LSBNotTerm submodules after bitwidth

use new split-out LSBNotTerm module

split out LSB and neg term to separate module

docstrings, fix syntax

explain Part module

add module docstrings to (new) multiply classes

rename fo submodule to "finalout"

nope - yosys graph not efficient enough

use switch instead of mux, more obvious what is happening

add comment about simulation bugs

Revert "make variables local"

This reverts commit e8e8c93b4f3b07fce27558460021fa62b076d9ad.

horrible nmigen simulation bug

add TODO code, needs sorting

merge Term into ProductTerm

make variables local

argh horrible nmigen bug on use of sync involving modules

weird bug - some rename experiments

FinalOutput module

rename variables

put signs through Signs module

move local variables

remove redundant code

or data together through a module (reduce top-level complexity)

create array of ProductTerms - reduces graphviz MASSIVELY

move intermediate output to new module

delayed_part_ops is a local

add name to Term output

move bit selection into ProductTerms: simplifies graph

split out "Parts" to separate module

move remaining 4 terms, use Term class

derive new class Term and ProductTerm

use Cat (again) on intermediate values

simplify sign/term bits using Cat

move product terms to separate module (Term)

add new Terms class, get part_pts into intermediary

part replaced by bit_select

whoops, a-enabled and b-enabled swapped

stash intermediaries for output into temp signals

assignment in Cat wrong way round

use reset_less

whoops use already-used list

boolean logic inversion, x = ~a & ~b & ~c ==> ~(a | b | c) then use list
of terms, use bool(), and graph size is reduced

concatenate parts using list then Cat() - again, simplifies output

a_enabled and b_enabled into signals

add intermediate values as signals

move variable to pyi file

store mask in intermediary

use Cat instead of for-loops: cleans up the yosys graphviz massively

move typing to multiplier.pyi

add partitioned multiplier/adder

rename fp div classes and submodule

test flipping of latchable pipeline stage between sync and comb modes

update comments

set up data in temporaries correctly

update MaskCancellable docstrings

add dynamic comb/sync mode to MaskCancellable

whitespace

debugging feedback pipe

fix syntax errors in fmac conversion

increase number of fpmul operands to 3

restore old Multi-in/out behaviour

start converting hardfloat-verilog fmac to nmigen

start converting hardfloat-verilog fmac to nmigen

start converting hardfloat-verilog fmac to nmigen

{x}{y} in verilog means x occurrences of y

{x}{y} in verilog means x occurrences of y

start converting hardfloat-verilog fmac to nmigen

start converting hardfloat-verilog fmac to nmigen

route-back experimentation

add experimental feedback pipe test

respect Ready/Valid signalling (stall capability) in MaskCancellable

this will be needed for pipeline bypassing

add mask cancellation to FPDIV and to fpmux unit test

multiply mask width for concurrent pipeline

hack to set predicate mask (if it exists)

whoops inherit from MaskCancellable not SimpleHandshake

added maskwidth and dynamic use of MaskCancellable, no "bugs", still to
confirm if it works

only pass on the uncancelled mask bits

test actual cancellation mask (works)

add 2 extra stages to cancel test

give names to muxer submodules