remove old code
authorLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Fri, 12 Mar 2021 14:12:41 +0000 (14:12 +0000)
committerLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Fri, 12 Mar 2021 14:12:41 +0000 (14:12 +0000)
56 files changed:
.gitmodules
src/soc/litex/boot-helper.S [deleted file]
src/soc/litex/core.py [deleted file]
src/soc/litex/crt0.S [deleted file]
src/soc/litex/florent [new submodule]
src/soc/litex/florent/Makefile [deleted file]
src/soc/litex/florent/README.txt [deleted file]
src/soc/litex/florent/SPBlock_512W64B8W.v [deleted file]
src/soc/litex/florent/idcode_test.svf [deleted file]
src/soc/litex/florent/idcode_test2.svf [deleted file]
src/soc/litex/florent/libresoc/__init__.py [deleted file]
src/soc/litex/florent/libresoc/boot-helper.S [deleted file]
src/soc/litex/florent/libresoc/core.py [deleted file]
src/soc/litex/florent/libresoc/crt0.S [deleted file]
src/soc/litex/florent/libresoc/irq.h [deleted file]
src/soc/litex/florent/libresoc/ls180.py [deleted file]
src/soc/litex/florent/libresoc/system.h [deleted file]
src/soc/litex/florent/ls180pins.txt [deleted file]
src/soc/litex/florent/ls180soc.py [deleted file]
src/soc/litex/florent/microwatt/__init__.py [deleted file]
src/soc/litex/florent/microwatt/boot-helper.S [deleted file]
src/soc/litex/florent/microwatt/core.py [deleted file]
src/soc/litex/florent/microwatt/crt0.S [deleted file]
src/soc/litex/florent/microwatt/irq.h [deleted file]
src/soc/litex/florent/microwatt/microwatt.v [deleted file]
src/soc/litex/florent/microwatt/system.h [deleted file]
src/soc/litex/florent/openocd.cfg [deleted file]
src/soc/litex/florent/sim.py [deleted file]
src/soc/litex/florent/versa_ecp5.py [deleted file]
src/soc/litex/florent_old/Makefile [new file with mode: 0644]
src/soc/litex/florent_old/README.txt [new file with mode: 0644]
src/soc/litex/florent_old/SPBlock_512W64B8W.v [new file with mode: 0644]
src/soc/litex/florent_old/idcode_test.svf [new file with mode: 0644]
src/soc/litex/florent_old/idcode_test2.svf [new file with mode: 0644]
src/soc/litex/florent_old/libresoc/__init__.py [new file with mode: 0644]
src/soc/litex/florent_old/libresoc/boot-helper.S [new file with mode: 0644]
src/soc/litex/florent_old/libresoc/core.py [new file with mode: 0644]
src/soc/litex/florent_old/libresoc/crt0.S [new file with mode: 0644]
src/soc/litex/florent_old/libresoc/irq.h [new file with mode: 0644]
src/soc/litex/florent_old/libresoc/ls180.py [new file with mode: 0644]
src/soc/litex/florent_old/libresoc/system.h [new file with mode: 0644]
src/soc/litex/florent_old/ls180pins.txt [new file with mode: 0644]
src/soc/litex/florent_old/ls180soc.py [new file with mode: 0755]
src/soc/litex/florent_old/microwatt/__init__.py [new file with mode: 0644]
src/soc/litex/florent_old/microwatt/boot-helper.S [new file with mode: 0644]
src/soc/litex/florent_old/microwatt/core.py [new file with mode: 0644]
src/soc/litex/florent_old/microwatt/crt0.S [new file with mode: 0644]
src/soc/litex/florent_old/microwatt/irq.h [new file with mode: 0644]
src/soc/litex/florent_old/microwatt/microwatt.v [new file with mode: 0644]
src/soc/litex/florent_old/microwatt/system.h [new file with mode: 0644]
src/soc/litex/florent_old/openocd.cfg [new file with mode: 0644]
src/soc/litex/florent_old/sim.py [new file with mode: 0755]
src/soc/litex/florent_old/versa_ecp5.py [new file with mode: 0755]
src/soc/litex/irq.h [deleted file]
src/soc/litex/sim.py [deleted file]
src/soc/litex/system.h [deleted file]

index b03ac66142134d1123cd5b5cfa37e8583d1c69ae..c1d0163c4cf95e0168f6d898d2fdbfee82c4c909 100644 (file)
@@ -8,3 +8,6 @@
 [submodule "libreriscv"]
        path = libreriscv
        url = https://git.libre-soc.org/git/libreriscv.git
+[submodule "src/soc/litex/florent"]
+       path = src/soc/litex/florent
+       url = https://git.libre-soc.org/git/libresoc-litex.git
diff --git a/src/soc/litex/boot-helper.S b/src/soc/litex/boot-helper.S
deleted file mode 100644 (file)
index 8dc226d..0000000
+++ /dev/null
@@ -1,4 +0,0 @@
-.section    .text, "ax", @progbits
-.global     boot_helper
-boot_helper:
-       nop # FIXME
diff --git a/src/soc/litex/core.py b/src/soc/litex/core.py
deleted file mode 100644 (file)
index d391eb7..0000000
+++ /dev/null
@@ -1,143 +0,0 @@
-# Copyright (c) 2018 Jean-François Nguyen <jf@lambdaconcept.fr>
-# Copyright (c) 2018-2019 Florent Kermarrec <florent@enjoy-digital.fr>
-# License: BSD
-
-import os
-import subprocess
-
-from migen import ClockSignal, ResetSignal, Signal, Instance, Cat
-
-from litex import get_data_mod
-from litex.soc.interconnect import wishbone
-from litex.soc.cores.cpu import CPU
-
-CPU_VARIANTS = ["standard"]
-
-
-class LibreSOC(CPU):
-    name                 = "libre_soc"
-    human_name           = "Libre-SOC"
-    variants             = CPU_VARIANTS
-    data_width           = 64
-    endianness           = "little"
-    gcc_triple           = ("powerpc64le-linux", "powerpc64le-linux-gnu")
-    linker_output_format = "elf64-powerpcle"
-    nop                  = "nop"
-    io_regions           = {0xc0000000: 0x10000000} # origin, length
-
-    @property
-    def mem_map(self):
-        return {"csr": 0xc0000000}
-
-    @property
-    def gcc_flags(self):
-        flags  = "-m64 "
-        flags += "-mabi=elfv2 "
-        flags += "-msoft-float "
-        flags += "-mno-string "
-        flags += "-mno-multiple "
-        flags += "-mno-vsx "
-        flags += "-mno-altivec "
-        flags += "-mlittle-endian "
-        flags += "-mstrict-align "
-        flags += "-fno-stack-protector "
-        flags += "-D__microwatt__ "
-        return flags
-
-    def __init__(self, platform, variant="standard"):
-        self.platform     = platform
-        self.variant      = variant
-        self.reset        = Signal()
-        self.interrupt    = Signal(32)
-
-        self.pc           = Signal(64) # new program counter
-        self.pc_ok        = Signal()   # change PC
-        self.core_start   = Signal()   # stop the core
-        self.core_stop    = Signal()   # start the core
-        self.bigendian    = Signal()   # set to 1 for bigendian
-        self.core_halted  = Signal()   # core is halted
-        self.core_busy    = Signal()   # core is running (busy)
-
-        # instruction and data bus: 64-bit, 48 bit addressing
-        # sigh self.ibus  = wishbone.Interface(data_width=32, adr_width=48)
-        self.ibus         = wishbone.Interface(data_width=64, adr_width=48)
-        self.dbus         = wishbone.Interface(data_width=64, adr_width=48)
-
-        self.periph_buses = [self.ibus, self.dbus]
-        self.memory_buses = []
-
-        # TODO: create variants
-
-        # # #
-
-        self.cpu_params = dict(
-            # clock / reset
-            i_clk=ClockSignal(),
-            i_rst=ResetSignal() | self.reset,
-
-            # TODO interrupts
-            #i_timer_interrupt    = 0,
-            #i_software_interrupt = 0,
-            #i_external_interrupt = self.interrupt,
-
-            # ibus
-            o_ibus__stb   = self.ibus.stb,
-            o_ibus__cyc   = self.ibus.cyc,
-            o_ibus__cti   = self.ibus.cti,
-            o_ibus__bte   = self.ibus.bte,
-            o_ibus__we    = self.ibus.we,
-            # sigh o_ibus__adr   = self.ibus.adr, # for 32-bit
-            o_ibus__adr   = Cat(Signal(3), self.ibus.adr), # 64-bit
-            o_ibus__dat_w = self.ibus.dat_w,
-            o_ibus__sel   = self.ibus.sel,
-            i_ibus__ack   = self.ibus.ack,
-            i_ibus__err   = self.ibus.err,
-            i_ibus__dat_r = self.ibus.dat_r,
-
-            # dbus
-            o_dbus__stb   = self.dbus.stb,
-            o_dbus__cyc   = self.dbus.cyc,
-            o_dbus__cti   = self.dbus.cti,
-            o_dbus__bte   = self.dbus.bte,
-            o_dbus__we    = self.dbus.we,
-            o_dbus__adr   = Cat(Signal(3), self.dbus.adr), # 64-bit
-            o_dbus__dat_w = self.dbus.dat_w,
-            o_dbus__sel   = self.dbus.sel,
-            i_dbus__ack   = self.dbus.ack,
-            i_dbus__err   = self.dbus.err,
-            i_dbus__dat_r = self.dbus.dat_r,
-
-            # monitoring / debugging
-            i_go_insn_i        = 1,  # set to "always running"
-            i_pc_i             = self.pc,
-            i_pc_i_ok          = self.pc_ok,
-            i_core_start_i     = self.core_start,
-            i_core_stop_i      = self.core_stop,
-            i_core_bigendian_i = self.bigendian,
-            o_halted_o         = self.core_halted,
-            o_busy_o           = self.core_busy
-        )
-
-    def set_reset_address(self, reset_address):
-        assert not hasattr(self, "reset_address")
-        self.reset_address = reset_address
-        assert reset_address == 0x00000000
-
-    @staticmethod
-    def elaborate(verilog_filename):
-        cli_params = []
-        #sdir = get_data_mod("cpu", "libre_soc").data_location
-        sdir = "./simple"
-        if subprocess.call(["python3", os.path.join(sdir, "issuer_verilog.py"),
-                            *cli_params, verilog_filename],
-                            ):
-            raise OSError("Unable to elaborate Libre-SOC CPU, "
-                          "please check your nMigen/Yosys install")
-
-    def do_finalize(self):
-        verilog_filename = os.path.join(self.platform.output_dir,
-                                        "gateware", "libre-soc.v")
-        self.elaborate(verilog_filename=verilog_filename)
-        self.platform.add_source(verilog_filename)
-        self.specials += Instance("test_issuer", **self.cpu_params)
-
diff --git a/src/soc/litex/crt0.S b/src/soc/litex/crt0.S
deleted file mode 100644 (file)
index e03ac0b..0000000
+++ /dev/null
@@ -1,93 +0,0 @@
-/* Copyright 2013-2014 IBM Corp.
- *
- * Licensed under the Apache License, Version 2.0 (the "License");
- * you may not use this file except in compliance with the License.
- * You may obtain a copy of the License at
- *
- *     http://www.apache.org/licenses/LICENSE-2.0
- *
- * Unless required by applicable law or agreed to in writing, software
- * distributed under the License is distributed on an "AS IS" BASIS,
- * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or
- * implied.
- * See the License for the specific language governing permissions and
- * limitations under the License.
- */
-
-#define FIXUP_ENDIAN                                              \
-       tdi   0,0,0x48;   /* Reverse endian of b . + 8          */ \
-       b     191f;       /* Skip trampoline if endian is good  */ \
-       .long 0xa600607d; /* mfmsr r11                          */ \
-       .long 0x01006b69; /* xori r11,r11,1                     */ \
-       .long 0x05009f42; /* bcl 20,31,$+4                      */ \
-       .long 0xa602487d; /* mflr r10                           */ \
-       .long 0x14004a39; /* addi r10,r10,20                    */ \
-       .long 0xa64b5a7d; /* mthsrr0 r10                        */ \
-       .long 0xa64b7b7d; /* mthsrr1 r11                        */ \
-       .long 0x2402004c; /* hrfid                              */ \
-191:
-
-
-/* Load an immediate 64-bit value into a register */
-#define LOAD_IMM64(r, e)                       \
-       lis     r,(e)@highest;                  \
-       ori     r,r,(e)@higher;                 \
-       rldicr  r,r, 32, 31;                    \
-       oris    r,r, (e)@h;                     \
-       ori     r,r, (e)@l;
-
-       . = 0
-.global _start
-_start:
-       FIXUP_ENDIAN
-
-       /* setup stack */
-       LOAD_IMM64(%r1, _fstack - 0x100)
-       LOAD_IMM64(%r12, main)
-       mtctr   %r12,
-       bctrl
-       b .
-
-#define EXCEPTION(nr)          \
-       .=  nr;      \
-       b       .
-
-       /* More exception stubs */
-       EXCEPTION(0x100)
-       EXCEPTION(0x200)
-       EXCEPTION(0x300)
-       EXCEPTION(0x380)
-       EXCEPTION(0x400)
-       EXCEPTION(0x480)
-       EXCEPTION(0x500)
-       EXCEPTION(0x600)
-       EXCEPTION(0x700)
-       EXCEPTION(0x800)
-       EXCEPTION(0x900)
-       EXCEPTION(0x980)
-       EXCEPTION(0xa00)
-       EXCEPTION(0xb00)
-       EXCEPTION(0xc00)
-       EXCEPTION(0xd00)
-       EXCEPTION(0xe00)
-       EXCEPTION(0xe20)
-       EXCEPTION(0xe40)
-       EXCEPTION(0xe60)
-       EXCEPTION(0xe80)
-       EXCEPTION(0xf00)
-       EXCEPTION(0xf20)
-       EXCEPTION(0xf40)
-       EXCEPTION(0xf60)
-       EXCEPTION(0xf80)
-#if 0
-       EXCEPTION(0x1000)
-       EXCEPTION(0x1100)
-       EXCEPTION(0x1200)
-       EXCEPTION(0x1300)
-       EXCEPTION(0x1400)
-       EXCEPTION(0x1500)
-       EXCEPTION(0x1600)
-#endif
-
-       .text
-
diff --git a/src/soc/litex/florent b/src/soc/litex/florent
new file mode 160000 (submodule)
index 0000000..c2808c9
--- /dev/null
@@ -0,0 +1 @@
+Subproject commit c2808c908523d44211057913b68c3e24b8bf74bf
diff --git a/src/soc/litex/florent/Makefile b/src/soc/litex/florent/Makefile
deleted file mode 100644 (file)
index 434bcda..0000000
+++ /dev/null
@@ -1,23 +0,0 @@
-ls180:
-       ./ls180soc.py --build --platform=ls180
-       cp build/ls180/gateware/ls180.v .
-       cp build/ls180/gateware/mem.init .
-       cp build/ls180/gateware/mem_1.init .
-       cp build/ls180/gateware/mem_2.init .
-       cp build/ls180/gateware/mem_3.init .
-       cp build/ls180/gateware/mem_4.init .
-       cp libresoc/libresoc.v .
-       yosys -p 'read_verilog libresoc.v' \
-          -p 'write_ilang libresoc_cvt.il'
-       yosys -p 'read_verilog ls180.v' \
-             -p 'read_verilog SPBlock_512W64B8W.v' \
-          -p 'write_ilang ls180_cvt.il'
-       yosys -p 'read_ilang ls180_cvt.il' \
-          -p 'read_ilang libresoc_cvt.il' \
-          -p 'write_ilang ls180.il'
-
-versaecp5:
-        ./versa_ecp5.py --sys-clk-freq=55e6 --build
-
-versaecp5load:
-       ./versa_ecp5.py --sys-clk-freq=55e6 --load
diff --git a/src/soc/litex/florent/README.txt b/src/soc/litex/florent/README.txt
deleted file mode 100644 (file)
index 2cab663..0000000
+++ /dev/null
@@ -1,11 +0,0 @@
-# sim openocd test
-
-create verilog file "python issuer_verilog libresoc.v"
-copy to libresoc/ directory
-terminal 1: ./sim.py
-terminal 2: openocd -f openocd.cfg -c init -c 'svf idcode_test2.svf'
-
-# ecp5 build
-
-./versa_ecp5.py --sys-clk-freq=55e6 --build
-./versa_ecp5.py --sys-clk-freq=55e6 --load
diff --git a/src/soc/litex/florent/SPBlock_512W64B8W.v b/src/soc/litex/florent/SPBlock_512W64B8W.v
deleted file mode 100644 (file)
index ddab968..0000000
+++ /dev/null
@@ -1,7 +0,0 @@
-(* blackbox = 1 *)
-module SPBlock_512W64B8W(input [8:0] a,
-                        input [63:0] d,
-                        output [63:0] q,
-                        input [7:0] we,
-                        input clk);
-endmodule // SPBlock_512W64B8W
diff --git a/src/soc/litex/florent/idcode_test.svf b/src/soc/litex/florent/idcode_test.svf
deleted file mode 100644 (file)
index 4c31a22..0000000
+++ /dev/null
@@ -1,27 +0,0 @@
-// Created using Xilinx iMPACT Software [ISE WebPACK - 5.1i]
-TRST OFF;
-ENDIR IDLE;
-ENDDR IDLE;
-STATE RESET IDLE;
-TIR 0 ;
-HIR 0 ;
-TDR 0 ;
-HDR 0 ;
-// Validating chain...
-TIR 0 ;
-HIR 0 ;
-TDR 0 ;
-HDR 0 ;
-SIR 4 TDI (f) SMASK (f) ;
-TIR 0 ;
-HIR 5 TDI (1f) SMASK (1f) ;
-// don't set header to 1 extra bit
-//HDR 1 TDI (00) SMASK (01) ;
-TDR 0 ;
-//Loading device with 'idcode' instruction.
-SIR 4 TDI (1) SMASK (f) ;
-SDR 32 TDI (00000000) SMASK (ffffffff) TDO (000018ff) MASK (ffffffff) ;
-//Loading device with 'conld' instruction.
-//SIR 8 TDI (f0) ;
-RUNTEST 110000 TCK;
-
diff --git a/src/soc/litex/florent/idcode_test2.svf b/src/soc/litex/florent/idcode_test2.svf
deleted file mode 100644 (file)
index e83d885..0000000
+++ /dev/null
@@ -1,28 +0,0 @@
-STATE RESET IDLE;
-TIR 0 ;
-HIR 5 TDI (1f) SMASK (1f) ;
-//HDR 1 TDI (00) SMASK (01) ;
-TDR 0 ;
-//Loading device with 'idcode' instruction.
-SIR 4 TDI (1) SMASK (f) ;
-//SDR 32 TDI (00000000) SMASK (ffffffff) TDO (00000c7f) SMASK (ffffffff) ;
-SDR 32 TDI (00000000) SMASK (ffffffff) TDO (000018ff) MASK (ffffffff) ;
-
-// set to DMI "address"
-SIR 4 TDI (8) SMASK (f) ;
-// set DMI "PC" address (2)
-SDR 8 TDI (2) SMASK (ff) ;
-// set to DMI "data read"
-SIR 4 TDI (9) SMASK (f) ;
-// read 64 bit
-SDR 64 TDI (0000000000000000) SMASK (0000000000000000) TDO (00000000deadbeef) MASK (0000000000000000) ;
-
-// set to DMI "address"
-SIR 4 TDI (8) SMASK (f) ;
-// set DMI "CR" address (8)
-SDR 8 TDI (8) SMASK (ff) ;
-// set to DMI "data read"
-SIR 4 TDI (9) SMASK (f) ;
-// read 64 bit
-SDR 64 TDI (0000000000000000) SMASK (0000000000000000) TDO (00000000deadbeef) MASK (ffffffffffffffff) ;
-
diff --git a/src/soc/litex/florent/libresoc/__init__.py b/src/soc/litex/florent/libresoc/__init__.py
deleted file mode 100644 (file)
index f53069a..0000000
+++ /dev/null
@@ -1 +0,0 @@
-from libresoc.core import LibreSoC
\ No newline at end of file
diff --git a/src/soc/litex/florent/libresoc/boot-helper.S b/src/soc/litex/florent/libresoc/boot-helper.S
deleted file mode 100644 (file)
index 8dc226d..0000000
+++ /dev/null
@@ -1,4 +0,0 @@
-.section    .text, "ax", @progbits
-.global     boot_helper
-boot_helper:
-       nop # FIXME
diff --git a/src/soc/litex/florent/libresoc/core.py b/src/soc/litex/florent/libresoc/core.py
deleted file mode 100644 (file)
index aa178c3..0000000
+++ /dev/null
@@ -1,337 +0,0 @@
-import os
-
-from migen import ClockSignal, ResetSignal, Signal, Instance, Cat
-
-from litex.soc.interconnect import wishbone as wb
-from litex.soc.cores.cpu import CPU
-
-from soc.config.pinouts import get_pinspecs
-from soc.debug.jtag import Pins
-from c4m.nmigen.jtag.tap import IOType
-
-from libresoc.ls180 import io
-from litex.build.generic_platform import ConstraintManager
-
-
-CPU_VARIANTS = ["standard", "standard32", "standardjtag",
-                "standardjtagtestgpio", "ls180",
-                "standardjtagnoirq"]
-
-
-def make_wb_bus(prefix, obj, simple=False):
-    res = {}
-    outpins = ['stb', 'cyc', 'we', 'adr', 'dat_w', 'sel']
-    if not simple:
-        outpins += ['cti', 'bte']
-    for o in outpins:
-        res['o_%s__%s' % (prefix, o)] = getattr(obj, o)
-    for i in ['ack', 'err', 'dat_r']:
-        res['i_%s__%s' % (prefix, i)] = getattr(obj, i)
-    return res
-
-def make_wb_slave(prefix, obj, simple=False):
-    res = {}
-    inpins = ['stb', 'cyc', 'we', 'adr', 'dat_w', 'sel']
-    if not simple:
-        inpins += ['cti', 'bte']
-    for i in inpins:
-        res['i_%s__%s' % (prefix, i)] = getattr(obj, i)
-    for o in ['ack', 'err', 'dat_r']:
-        res['o_%s__%s' % (prefix, o)] = getattr(obj, o)
-    return res
-
-def make_pad(res, dirn, name, suffix, cpup, iop):
-    cpud, iod = ('i', 'o') if dirn else ('o', 'i')
-    cname = '%s_%s__core__%s' % (cpud, name, suffix)
-    pname = '%s_%s__pad__%s' % (iod, name, suffix)
-    print ("make pad", name, dirn, cpud, iod, cname, pname, suffix, cpup, iop)
-    res[cname], res[pname] = cpup, iop
-
-def get_field(rec, name):
-    for f in rec.layout:
-        f = f[0]
-        if f.endswith(name):
-            return getattr(rec, f)
-
-
-def make_jtag_ioconn(res, pin, cpupads, iopads):
-    (fn, pin, iotype, pin_name, scan_idx) = pin
-    #serial_tx__core__o, serial_rx__pad__i,
-    # special-case sdram_clock
-    if pin == 'clock' and fn == 'sdr':
-        cpu = cpupads['sdram_clock']
-        io = iopads['sdram_clock']
-    else:
-        cpu = cpupads[fn]
-        io = iopads[fn]
-    print ("cpupads", cpupads)
-    print ("iopads", iopads)
-    print ("pin", fn, pin, iotype, pin_name)
-    print ("cpu fn", cpu)
-    print ("io fn", io)
-    name = "%s_%s" % (fn, pin)
-    print ("name", name)
-    sigs = []
-
-    if iotype in (IOType.In, IOType.Out):
-        ps = pin.split("_")
-        if pin == 'clock' and fn == 'sdr':
-            cpup = cpu
-            iop = io
-        elif len(ps) == 2 and ps[-1].isdigit():
-            pin, idx = ps
-            idx = int(idx)
-            print ("ps split", pin, idx)
-            cpup = getattr(cpu, pin)[idx]
-            iop = getattr(io, pin)[idx]
-        elif pin.isdigit():
-            idx = int(pin)
-            print ("digit", idx)
-            cpup = cpu[idx]
-            iop = io[idx]
-        else:
-            cpup = getattr(cpu, pin)
-            iop = getattr(io, pin)
-
-    if iotype == IOType.Out:
-        # output from the pad is routed through C4M JTAG and so
-        # is an *INPUT* into core.  ls180soc connects this to "real" peripheral
-        make_pad(res, True, name, "o", cpup, iop)
-
-    elif iotype == IOType.In:
-        # input to the pad is routed through C4M JTAG and so
-        # is an *OUTPUT* into core.  ls180soc connects this to "real" peripheral
-        make_pad(res, True, name, "i", cpup, iop)
-
-    elif iotype == IOType.InTriOut:
-        if fn == 'gpio': # sigh decode GPIO special-case
-            idx = int(pin[1:])
-            oe_idx = idx
-        elif fn == 'sdr': # sigh
-            idx = int(pin.split('_')[-1])
-            oe_idx = 0
-        else:
-            idx = 0
-            oe_idx = 0
-        print ("gpio tri", fn, pin, iotype, pin_name, scan_idx, idx)
-        cpup, iop = get_field(cpu, "i")[idx], get_field(io, "i")[idx]
-        make_pad(res, True, name, "i", cpup, iop)
-        cpup, iop = get_field(cpu, "o")[idx], get_field(io, "o")[idx]
-        make_pad(res, True, name, "o", cpup, iop)
-        cpup, iop = get_field(cpu, "oe")[oe_idx], get_field(io, "oe")[oe_idx]
-        make_pad(res, True, name, "oe", cpup, iop)
-
-    if iotype in (IOType.In, IOType.InTriOut):
-        sigs.append(("i", 1))
-    if iotype in (IOType.Out, IOType.TriOut, IOType.InTriOut):
-        sigs.append(("o", 1))
-    if iotype in (IOType.TriOut, IOType.InTriOut):
-        sigs.append(("oe", 1))
-
-
-class LibreSoC(CPU):
-    name                 = "libre_soc"
-    human_name           = "Libre-SoC"
-    variants             = CPU_VARIANTS
-    endianness           = "little"
-    gcc_triple           = ("powerpc64le-linux", "powerpc64le-linux-gnu")
-    linker_output_format = "elf64-powerpcle"
-    nop                  = "nop"
-    io_regions           = {0xc0000000: 0x10000000} # origin, length
-
-    @property
-    def mem_map(self):
-        return {"csr": 0xc0000000}
-
-    @property
-    def gcc_flags(self):
-        flags  = "-m64 "
-        flags += "-mabi=elfv2 "
-        flags += "-msoft-float "
-        flags += "-mno-string "
-        flags += "-mno-multiple "
-        flags += "-mno-vsx "
-        flags += "-mno-altivec "
-        flags += "-mlittle-endian "
-        flags += "-mstrict-align "
-        flags += "-fno-stack-protector "
-        flags += "-mcmodel=small "
-        flags += "-D__microwatt__ "
-        return flags
-
-    def __init__(self, platform, variant="standard"):
-        self.platform     = platform
-        self.variant      = variant
-        self.reset        = Signal()
-
-        irq_en = "noirq" not in variant
-
-        if irq_en:
-            self.interrupt    = Signal(16)
-
-        if variant == "standard32":
-            self.data_width           = 32
-            self.dbus = dbus = wb.Interface(data_width=32, adr_width=30)
-        else:
-            self.dbus = dbus = wb.Interface(data_width=64, adr_width=29)
-            self.data_width           = 64
-        self.ibus = ibus = wb.Interface(data_width=64, adr_width=29)
-
-        self.xics_icp = icp = wb.Interface(data_width=32, adr_width=30)
-        self.xics_ics = ics = wb.Interface(data_width=32, adr_width=30)
-
-        jtag_en = ('jtag' in variant) or variant == 'ls180'
-
-        if "testgpio" in variant:
-            self.simple_gpio = gpio = wb.Interface(data_width=32, adr_width=30)
-        if jtag_en:
-            self.jtag_wb = jtag_wb = wb.Interface(data_width=64, adr_width=29)
-
-        if "sram4k" in variant or variant == 'ls180':
-            self.srams = srams = []
-            for i in range(4):
-                srams.append(wb.Interface(data_width=64, adr_width=29))
-
-        self.periph_buses = [ibus, dbus]
-        self.memory_buses = []
-
-        if jtag_en:
-            self.periph_buses.append(jtag_wb)
-            self.jtag_tck = Signal(1)
-            self.jtag_tms = Signal(1)
-            self.jtag_tdi = Signal(1)
-            self.jtag_tdo = Signal(1)
-        else:
-            self.dmi_addr = Signal(4)
-            self.dmi_din = Signal(64)
-            self.dmi_dout = Signal(64)
-            self.dmi_wr = Signal(1)
-            self.dmi_ack = Signal(1)
-            self.dmi_req = Signal(1)
-
-        # # #
-
-        self.cpu_params = dict(
-            # Clock / Reset
-            i_clk              = ClockSignal(),
-            i_rst              = ResetSignal() | self.reset,
-
-            # Monitoring / Debugging
-            i_pc_i             = 0,
-            i_pc_i_ok          = 0,
-            i_core_bigendian_i = 0, # Signal(),
-            o_busy_o           = Signal(),   # not connected
-            o_memerr_o         = Signal(),   # not connected
-            o_pc_o             = Signal(64), # not connected
-        )
-
-        if irq_en:
-            # interrupts
-            self.cpu_params['i_int_level_i'] = self.interrupt
-
-        if jtag_en:
-            self.cpu_params.update(dict(
-                # JTAG Debug bus
-                o_TAP_bus__tdo = self.jtag_tdo,
-                i_TAP_bus__tdi = self.jtag_tdi,
-                i_TAP_bus__tms = self.jtag_tms,
-                i_TAP_bus__tck = self.jtag_tck,
-            ))
-        else:
-            self.cpu_params.update(dict(
-                # DMI Debug bus
-                i_dmi_addr_i          = self.dmi_addr,
-                i_dmi_din             = self.dmi_din,
-                o_dmi_dout            = self.dmi_dout,
-                i_dmi_req_i           = self.dmi_req,
-                i_dmi_we_i            = self.dmi_wr,
-                o_dmi_ack_o           = self.dmi_ack,
-            ))
-
-        # add clock select, pll output
-        if variant == "ls180":
-            self.pll_18_o = Signal()
-            self.clk_sel = Signal(2)
-            self.pll_lck_o = Signal()
-            self.cpu_params['i_clk_sel_i'] = self.clk_sel
-            self.cpu_params['o_pll_18_o'] = self.pll_18_o
-            self.cpu_params['o_pll_lck_o'] = self.pll_lck_o
-
-        # add wishbone buses to cpu params
-        self.cpu_params.update(make_wb_bus("ibus", ibus, True))
-        self.cpu_params.update(make_wb_bus("dbus", dbus, True))
-        self.cpu_params.update(make_wb_slave("ics_wb", ics, True))
-        self.cpu_params.update(make_wb_slave("icp_wb", icp, True))
-        if "testgpio" in variant:
-            self.cpu_params.update(make_wb_slave("gpio_wb", gpio))
-        if jtag_en:
-            self.cpu_params.update(make_wb_bus("jtag_wb", jtag_wb, simple=True))
-        if "sram4k" in variant or variant == 'ls180':
-            for i, sram in enumerate(srams):
-                self.cpu_params.update(make_wb_slave("sram4k_%d_wb" % i,
-                                                     sram, simple=True))
-
-        # and set ibus advanced tags to zero (disable)
-        self.cpu_params['i_ibus__cti'] = 0
-        self.cpu_params['i_ibus__bte'] = 0
-        self.cpu_params['i_dbus__cti'] = 0
-        self.cpu_params['i_dbus__bte'] = 0
-
-        if variant == 'ls180':
-            # urr yuk.  have to expose iopads / pins from core to litex
-            # then back again.  cut _some_ of that out by connecting
-            self.padresources = io()
-            self.pad_cm = ConstraintManager(self.padresources, [])
-            self.cpupads = {}
-            iopads = {}
-            litexmap = {}
-            subset = {'uart', 'mtwi', 'eint', 'gpio', 'mspi0', 'mspi1',
-                      'pwm', 'sd0', 'sdr'}
-            for periph in subset:
-                origperiph = periph
-                num = None
-                if periph[-1].isdigit():
-                    periph, num = periph[:-1], int(periph[-1])
-                print ("periph request", periph, num)
-                if periph == 'mspi':
-                    if num == 0:
-                        periph, num = 'spimaster', None
-                    else:
-                        periph, num = 'spisdcard', None
-                elif periph == 'sdr':
-                    periph = 'sdram'
-                elif periph == 'mtwi':
-                    periph = 'i2c'
-                elif periph == 'sd':
-                    periph, num = 'sdcard', None
-                litexmap[origperiph] = (periph, num)
-                self.cpupads[origperiph] = platform.request(periph, num)
-                iopads[origperiph] = self.pad_cm.request(periph, num)
-                if periph == 'sdram':
-                    # special-case sdram clock
-                    ck = platform.request("sdram_clock")
-                    self.cpupads['sdram_clock'] = ck
-                    ck = self.pad_cm.request("sdram_clock")
-                    iopads['sdram_clock'] = ck
-
-            pinset = get_pinspecs(subset=subset)
-            p = Pins(pinset)
-            for pin in list(p):
-                make_jtag_ioconn(self.cpu_params, pin, self.cpupads, iopads)
-
-        # add verilog sources
-        self.add_sources(platform)
-
-    def set_reset_address(self, reset_address):
-        assert not hasattr(self, "reset_address")
-        self.reset_address = reset_address
-        assert reset_address == 0x00000000
-
-    @staticmethod
-    def add_sources(platform):
-        cdir = os.path.dirname(__file__)
-        platform.add_source(os.path.join(cdir, "libresoc.v"))
-
-    def do_finalize(self):
-        self.specials += Instance("test_issuer", **self.cpu_params)
-
diff --git a/src/soc/litex/florent/libresoc/crt0.S b/src/soc/litex/florent/libresoc/crt0.S
deleted file mode 100644 (file)
index e03ac0b..0000000
+++ /dev/null
@@ -1,93 +0,0 @@
-/* Copyright 2013-2014 IBM Corp.
- *
- * Licensed under the Apache License, Version 2.0 (the "License");
- * you may not use this file except in compliance with the License.
- * You may obtain a copy of the License at
- *
- *     http://www.apache.org/licenses/LICENSE-2.0
- *
- * Unless required by applicable law or agreed to in writing, software
- * distributed under the License is distributed on an "AS IS" BASIS,
- * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or
- * implied.
- * See the License for the specific language governing permissions and
- * limitations under the License.
- */
-
-#define FIXUP_ENDIAN                                              \
-       tdi   0,0,0x48;   /* Reverse endian of b . + 8          */ \
-       b     191f;       /* Skip trampoline if endian is good  */ \
-       .long 0xa600607d; /* mfmsr r11                          */ \
-       .long 0x01006b69; /* xori r11,r11,1                     */ \
-       .long 0x05009f42; /* bcl 20,31,$+4                      */ \
-       .long 0xa602487d; /* mflr r10                           */ \
-       .long 0x14004a39; /* addi r10,r10,20                    */ \
-       .long 0xa64b5a7d; /* mthsrr0 r10                        */ \
-       .long 0xa64b7b7d; /* mthsrr1 r11                        */ \
-       .long 0x2402004c; /* hrfid                              */ \
-191:
-
-
-/* Load an immediate 64-bit value into a register */
-#define LOAD_IMM64(r, e)                       \
-       lis     r,(e)@highest;                  \
-       ori     r,r,(e)@higher;                 \
-       rldicr  r,r, 32, 31;                    \
-       oris    r,r, (e)@h;                     \
-       ori     r,r, (e)@l;
-
-       . = 0
-.global _start
-_start:
-       FIXUP_ENDIAN
-
-       /* setup stack */
-       LOAD_IMM64(%r1, _fstack - 0x100)
-       LOAD_IMM64(%r12, main)
-       mtctr   %r12,
-       bctrl
-       b .
-
-#define EXCEPTION(nr)          \
-       .=  nr;      \
-       b       .
-
-       /* More exception stubs */
-       EXCEPTION(0x100)
-       EXCEPTION(0x200)
-       EXCEPTION(0x300)
-       EXCEPTION(0x380)
-       EXCEPTION(0x400)
-       EXCEPTION(0x480)
-       EXCEPTION(0x500)
-       EXCEPTION(0x600)
-       EXCEPTION(0x700)
-       EXCEPTION(0x800)
-       EXCEPTION(0x900)
-       EXCEPTION(0x980)
-       EXCEPTION(0xa00)
-       EXCEPTION(0xb00)
-       EXCEPTION(0xc00)
-       EXCEPTION(0xd00)
-       EXCEPTION(0xe00)
-       EXCEPTION(0xe20)
-       EXCEPTION(0xe40)
-       EXCEPTION(0xe60)
-       EXCEPTION(0xe80)
-       EXCEPTION(0xf00)
-       EXCEPTION(0xf20)
-       EXCEPTION(0xf40)
-       EXCEPTION(0xf60)
-       EXCEPTION(0xf80)
-#if 0
-       EXCEPTION(0x1000)
-       EXCEPTION(0x1100)
-       EXCEPTION(0x1200)
-       EXCEPTION(0x1300)
-       EXCEPTION(0x1400)
-       EXCEPTION(0x1500)
-       EXCEPTION(0x1600)
-#endif
-
-       .text
-
diff --git a/src/soc/litex/florent/libresoc/irq.h b/src/soc/litex/florent/libresoc/irq.h
deleted file mode 100644 (file)
index 35beaed..0000000
+++ /dev/null
@@ -1,33 +0,0 @@
-#ifndef __IRQ_H
-#define __IRQ_H
-
-static inline unsigned int irq_getie(void)
-{
-    return 0;
-}
-
-static inline void irq_setie(unsigned int ie)
-{
-    /*if(ie) csrs(); else csrc();*/
-}
-
-static inline unsigned int irq_getmask(void)
-{
-    unsigned int mask = 0;
-    //asm volatile ("csrr %0, %1" : "=r"(mask) : "i"(CSR_IRQ_MASK));
-    return mask;
-}
-
-static inline void irq_setmask(unsigned int mask)
-{
-    //asm volatile ("csrw %0, %1" :: "i"(CSR_IRQ_MASK), "r"(mask));
-}
-
-static inline unsigned int irq_pending(void)
-{
-    unsigned int pending = 0;
-    //asm volatile ("csrr %0, %1" : "=r"(pending) : "i"(CSR_IRQ_PENDING));
-    return pending;
-}
-
-#endif /* __IRQ_H */
diff --git a/src/soc/litex/florent/libresoc/ls180.py b/src/soc/litex/florent/libresoc/ls180.py
deleted file mode 100644 (file)
index 42ddf7b..0000000
+++ /dev/null
@@ -1,197 +0,0 @@
-#
-# This file is part of LiteX.
-#
-# Copyright (c) 2018-2019 Florent Kermarrec <florent@enjoy-digital.fr>
-# SPDX-License-Identifier: BSD-2-Clause
-
-"""ls180 ASIC platform
-
-conceptually similar to the following:
-
-* https://github.com/enjoy-digital/liteeth/blob/master/liteeth/gen.py
-* https://github.com/enjoy-digital/litepcie/blob/master/litepcie/gen.py
-
-Total I/O pins: 84.
-Fits in a JEDEC QFP-100
-
-"""
-
-from migen.fhdl.structure import _Fragment
-from litex.build.generic_platform import (GenericPlatform, Pins,
-                                        Subsignal, IOStandard, Misc,
-                                        )
-import os
-
-
-def make_uart(name, num):
-    return (name, num,
-        Subsignal("tx", Pins("L4"), IOStandard("LVCMOS33")),
-        Subsignal("rx", Pins("M1"), IOStandard("LVCMOS33"))
-    )
-
-def make_gpio(name, num, n_gpio):
-    pins = []
-    for i in range(n_gpio):
-        pins.append("X%d" % i)
-    pins = ' '.join(pins)
-    return (name, 0,
-             Subsignal("i", Pins(pins), Misc("PULLMODE=UP")),
-             Subsignal("o", Pins(pins), Misc("PULLMODE=UP")),
-             Subsignal("oe", Pins(pins), Misc("PULLMODE=UP")),
-            IOStandard("LVCMOS33"))
-
-
-
-# IOs ---------------------------------------------------------------------
-
-def io():
-    _io = [
-        # CLK/RST: 2 pins
-        ("sys_clk", 0, Pins("G2"), IOStandard("LVCMOS33")),
-        ("sys_rst",   0, Pins("R1"), IOStandard("LVCMOS33")),
-        ("sys_clksel_i",   0, Pins("R1 R2"), IOStandard("LVCMOS33")),
-        ("sys_pll_18_o",   0, Pins("R1"), IOStandard("LVCMOS33")),
-        ("sys_pll_lck_o",   0, Pins("R1"), IOStandard("LVCMOS33")),
-
-        # JTAG0: 4 pins
-        ("jtag", 0,
-            Subsignal("tms", Pins("Z1"), IOStandard("LVCMOS33")),
-            Subsignal("tck", Pins("Z2"), IOStandard("LVCMOS33")),
-            Subsignal("tdi", Pins("Z3"), IOStandard("LVCMOS33")),
-            Subsignal("tdo", Pins("Z4"), IOStandard("LVCMOS33")),
-        ),
-
-        # I2C0: 2 pins
-        ("i2c", 0,
-            Subsignal("scl", Pins("L4"), IOStandard("LVCMOS33")),
-            Subsignal("sda_i", Pins("M1"), IOStandard("LVCMOS33")),
-            Subsignal("sda_o", Pins("M1"), IOStandard("LVCMOS33")),
-            Subsignal("sda_oe", Pins("M1"), IOStandard("LVCMOS33")),
-        ),
-
-        # SPI0: 4 pins
-        ("spimaster", 0,
-            Subsignal("clk",  Pins("J1")),
-            Subsignal("mosi", Pins("J3"), Misc("PULLMODE=UP")),
-            Subsignal("cs_n", Pins("H1"), Misc("PULLMODE=UP")),
-            Subsignal("miso", Pins("K2"), Misc("PULLMODE=UP")),
-            Misc("SLEWRATE=FAST"),
-            IOStandard("LVCMOS33"),
-        ),
-
-        # SPICARD0: 4 pins
-        ("spisdcard", 0,
-            Subsignal("clk",  Pins("J1")),
-            Subsignal("mosi", Pins("J3"), Misc("PULLMODE=UP")),
-            Subsignal("cs_n", Pins("H1"), Misc("PULLMODE=UP")),
-            Subsignal("miso", Pins("K2"), Misc("PULLMODE=UP")),
-            Misc("SLEWRATE=FAST"),
-            IOStandard("LVCMOS33"),
-        ),
-
-        # SDCARD0: 6 pins
-        ("sdcard", 0,
-            Subsignal("clk",  Pins("J1")),
-            Subsignal("cmd_i",  Pins("J3"), Misc("PULLMODE=UP")),
-            Subsignal("cmd_o",  Pins("J3"), Misc("PULLMODE=UP")),
-            Subsignal("cmd_oe",  Pins("J3"), Misc("PULLMODE=UP")),
-            Subsignal("data_i", Pins("K2 K1 H2 H1"), Misc("PULLMODE=UP")),
-            Subsignal("data_o", Pins("K2 K1 H2 H1"), Misc("PULLMODE=UP")),
-            Subsignal("data_oe", Pins("K2"), Misc("PULLMODE=UP")),
-            Misc("SLEWRATE=FAST"),
-            IOStandard("LVCMOS33"),
-        ),
-
-        # SDRAM: 39 pins
-        ("sdram_clock", 0, Pins("F19"), IOStandard("LVCMOS33")),
-        ("sdram", 0,
-            Subsignal("a",     Pins(
-                "M20 M19 L20 L19 K20 K19 K18 J20",
-                "J19 H20 N19 G20 G19")),
-            Subsignal("dq_i",    Pins(
-                "J16 L18 M18 N18 P18 T18 T17 U20",
-                "E19 D20 D19 C20 E18 F18 J18 J17")),
-            Subsignal("dq_o",    Pins(
-                "J16 L18 M18 N18 P18 T18 T17 U20",
-                "E19 D20 D19 C20 E18 F18 J18 J17")),
-            Subsignal("dq_oe",    Pins("J17")),
-            Subsignal("we_n",  Pins("T20")),
-            Subsignal("ras_n", Pins("R20")),
-            Subsignal("cas_n", Pins("T19")),
-            Subsignal("cs_n",  Pins("P30")),
-            Subsignal("cke",   Pins("F21")),
-            Subsignal("ba",    Pins("P19 N20")),
-            Subsignal("dm",    Pins("U19 E20")),
-            IOStandard("LVCMOS33"),
-            Misc("SLEWRATE=FAST"),
-        ),
-
-        # PWM: 2 pins
-        ("pwm", 0, Pins("P1 P2"), IOStandard("LVCMOS33")),
-    ]
-
-    n_gpio = 16
-
-    # 16 GPIOs
-    _io.append( make_gpio("gpio", 0, n_gpio) )
-
-    # EINT: 3 pins
-    _io.append( ("eint", 0, Pins("E0 E1 E2"), IOStandard("LVCMOS33")) )
-
-    # UART0: 2 pins
-    _io.append(make_uart("uart", 0))
-    # UART1: 2 pins
-    _io.append(make_uart("uart", 1))
-
-    # not connected - eurgh have to adjust this to match the total pincount.
-    num_nc = 24
-    nc = ' '.join("NC%d" % i for i in range(num_nc))
-    _io.append(("nc", 0, Pins(nc), IOStandard("LVCMOS33")))
-
-    return _io
-
-# Platform ----------------------------------------------------------------
-
-class LS180Platform(GenericPlatform):
-    default_clk_name   = "sys_clk"
-    default_clk_period = 1e9/50e6
-
-    def __init__(self, device="LS180", **kwargs):
-        assert device in ["LS180"]
-        GenericPlatform.__init__(self, device, io(), **kwargs)
-
-    def build(self, fragment,
-                    build_dir      = "build",
-                    build_name     = "top",
-                    run            = True,
-                    timingstrict   = True,
-                    **kwargs):
-
-        platform = self
-
-        # Create build directory
-        os.makedirs(build_dir, exist_ok=True)
-        cwd = os.getcwd()
-        os.chdir(build_dir)
-
-        # Finalize design
-        if not isinstance(fragment, _Fragment):
-            fragment = fragment.get_fragment()
-        platform.finalize(fragment)
-
-        # Generate verilog
-        v_output = platform.get_verilog(fragment, name=build_name, **kwargs)
-        named_sc, named_pc = platform.resolve_signals(v_output.ns)
-        v_file = build_name + ".v"
-        v_output.write(v_file)
-        platform.add_source(v_file)
-
-        os.chdir(cwd)
-
-        return v_output.ns
-
-    def do_finalize(self, fragment):
-        super().do_finalize(fragment)
-        return
-        self.add_period_constraint(self.lookup_request("clk", loose=True),
-                                   1e9/50e6)
diff --git a/src/soc/litex/florent/libresoc/system.h b/src/soc/litex/florent/libresoc/system.h
deleted file mode 100644 (file)
index 941dc56..0000000
+++ /dev/null
@@ -1,18 +0,0 @@
-#ifndef __SYSTEM_H
-#define __SYSTEM_H
-
-#ifdef __cplusplus
-extern "C" {
-#endif
-
-__attribute__((unused)) static void flush_cpu_icache(void){}; /* FIXME: do something useful here! */
-__attribute__((unused)) static void flush_cpu_dcache(void){}; /* FIXME: do something useful here! */
-void flush_l2_cache(void);
-
-void busy_wait(unsigned int ms);
-
-#ifdef __cplusplus
-}
-#endif
-
-#endif /* __SYSTEM_H */
diff --git a/src/soc/litex/florent/ls180pins.txt b/src/soc/litex/florent/ls180pins.txt
deleted file mode 100644 (file)
index 018f04e..0000000
+++ /dev/null
@@ -1,131 +0,0 @@
-N0  | VSS
-N1  | sys_clk
-N2  | VSS
-N3  | sys_rst
-N4  | JTAG0 tck
-N5  | JTAG0 tms
-N6  | JTAG0 tdi
-N7  | JTAG0 tdo
-N8  | UART0 tx
-N9  | UART0 rx
-N10 | GPIO0 gpio0
-N11 | GPIO0 gpio1
-N12 | VDD
-N13 | SPI0 clk
-N14 | SPI0 mosi
-N15 | SPI0 cs_n
-N16 | SPI0 miso
-N17 | VSS
-N18 | SDCARD0 clk
-N19 | SDCARD0 cmd
-N20 | SDCARD0 data0
-N21 | SDCARD0 data1
-N22 | SDCARD0 data2
-N23 | SDCARD0 data3
-N24 | VDD
-N25 | SDRAM0 cs0_n
-N26 | SDRAM0 cs1_n
-N27 | SDRAM0 cke0
-N28 | SDRAM0 cke1
-N29 | VDD
-N30 | nc
-N31 | VSS
-
-E0  | VDD
-E1  | SDRAM0 a0
-E2  | SDRAM0 a1
-E3  | SDRAM0 a2
-E4  | SDRAM0 a3
-E5  | SDRAM0 a4
-E6  | SDRAM0 a5
-E7  | SDRAM0 a6
-E8  | SDRAM0 a7
-E9  | VSS
-E10 | SDRAM0 a8
-E11 | SDRAM0 a9 
-E12 | SDRAM0 a10
-E13 | SDRAM0 a11
-E14 | SDRAM0 a12
-E15 | SDRAM0 a13 
-E16 | SDRAM0 a14 
-E17 | SDRAM0 a15 
-E18 | VDD
-E19 | nc
-E20 | VSS
-E21 | SDRAM0 we_n
-E22 | SDRAM0 ras_n
-E23 | SDRAM0 cas_n 
-E24 | nc
-E25 | VDD
-E26 | SDRAM0 ba0
-E27 | SDRAM0 ba1
-E28 | SDRAM0 dm0
-E29 | SDRAM0 dm1
-E30 | VSS
-E31 | SDRAM0 sdram_clock
-
-S0  | nc
-S1  | VDD
-S2  | SDRAM0 dq0
-S3  | SDRAM0 dq1
-S4  | SDRAM0 dq2
-S5  | SDRAM0 dq3
-S6  | SDRAM0 dq4
-S7  | SDRAM0 dq5
-S8  | SDRAM0 dq6
-S9  | SDRAM0 dq7
-S10 | VSS
-S11 | SDRAM0 dq8
-S12 | SDRAM0 dq9
-S13 | SDRAM0 dq10
-S14 | SDRAM0 dq11
-S15 | SDRAM0 dq12
-S16 | SDRAM0 dq13
-S17 | SDRAM0 dq14
-S18 | SDRAM0 dq15
-S19 | VDD
-S20 | PWM0 pwm0
-S21 | PWM1 pwm1
-S22 | VSS
-S23 | EINT0 eint0
-S24 | GPIO0 gpio14
-S25 | GPIO0 gpio15
-S26 | nc
-S27 | nc
-S28 | nc
-S29 | nc
-S30 | nc
-S31 | VDD
-
-W0  | VSS
-W1  | SPI1 clk
-W2  | SPI1 mosi
-W3  | SPI1 cs_n
-W4  | SPI1 miso
-W5  | VDD
-W6  | UART1 tx
-W7  | UART1 rx
-W8  | GPIO0 gpio2
-W9  | GPIO0 gpio3
-W10 | GPIO0 gpio4
-W11 | GPIO0 gpio5
-W12 | GPIO0 gpio6
-W13 | GPIO0 gpio7
-W14 | GPIO0 gpio8
-W15 | GPIO0 gpio9
-W16 | GPIO0 gpio10
-W17 | GPIO0 gpio11
-W18 | GPIO0 gpio12
-W19 | GPIO0 gpio13
-W20 | VSS
-W21 | EINT0 eint1
-W22 | EINT0 eint2
-W23 | I2C0 sda
-W24 | I2C0 scl
-W25 | nc
-W26 | nc
-W27 | nc
-W28 | nc
-W29 | nc
-W30 | nc
-W31 | VDD
diff --git a/src/soc/litex/florent/ls180soc.py b/src/soc/litex/florent/ls180soc.py
deleted file mode 100755 (executable)
index 3224f6d..0000000
+++ /dev/null
@@ -1,859 +0,0 @@
-#!/usr/bin/env python3
-
-import os
-import argparse
-from functools import reduce
-from operator import or_
-
-from migen import (Signal, FSM, If, Display, Finish, NextValue, NextState,
-                   Cat, Record, ClockSignal, wrap, ResetInserter)
-
-from litex.build.generic_platform import Pins, Subsignal
-from litex.build.sim import SimPlatform
-from litex.build.io import CRG
-from litex.build.sim.config import SimConfig
-
-from litex.soc.integration.soc import SoCRegion
-from litex.soc.integration.soc_core import SoCCore
-from litex.soc.integration.soc_sdram import SoCSDRAM
-from litex.soc.integration.builder import Builder
-from litex.soc.integration.common import get_mem_data
-
-from litedram import modules as litedram_modules
-from litedram.phy.model import SDRAMPHYModel
-#from litedram.phy.gensdrphy import GENSDRPHY, HalfRateGENSDRPHY
-from litedram.common import PHYPadsCombiner, PhySettings
-from litedram.phy.dfi import Interface as DFIInterface
-from litex.soc.cores.spi import SPIMaster
-from litex.soc.cores.pwm import PWM
-#from litex.soc.cores.bitbang import I2CMaster
-from litex.soc.cores import uart
-
-from litex.tools.litex_sim import sdram_module_nphases, get_sdram_phy_settings
-
-from litex.tools.litex_sim import Platform
-from libresoc.ls180 import LS180Platform
-
-from migen import Module
-from litex.soc.interconnect.csr import AutoCSR
-
-from libresoc import LibreSoC
-from microwatt import Microwatt
-
-# HACK!
-from litex.soc.integration.soc import SoCCSRHandler
-SoCCSRHandler.supported_address_width.append(12)
-
-# GPIO Tristate -------------------------------------------------------
-# doesn't work properly.
-#from litex.soc.cores.gpio import GPIOTristate
-from litex.soc.interconnect.csr import CSRStorage, CSRStatus, CSRField
-from migen.genlib.cdc import MultiReg
-
-# Imports
-from litex.soc.interconnect import wishbone
-from litesdcard.phy import (SDPHY, SDPHYClocker,
-                            SDPHYInit, SDPHYCMDW, SDPHYCMDR,
-                            SDPHYDATAW, SDPHYDATAR,
-                            _sdpads_layout)
-from litesdcard.core import SDCore
-from litesdcard.frontend.dma import SDBlock2MemDMA, SDMem2BlockDMA
-from litex.build.io import SDROutput, SDRInput
-
-
-# I2C Master Bit-Banging --------------------------------------------------
-
-class I2CMaster(Module, AutoCSR):
-    """I2C Master Bit-Banging
-
-    Provides the minimal hardware to do software I2C Master bit banging.
-
-    On the same write CSRStorage (_w), software can control SCL (I2C_SCL),
-    SDA direction and value (I2C_OE, I2C_W). Software get back SDA value
-    with the read CSRStatus (_r).
-    """
-    pads_layout = [("scl", 1), ("sda", 1)]
-    def __init__(self, pads):
-        self.pads = pads
-        self._w = CSRStorage(fields=[
-            CSRField("scl", size=1, offset=0),
-            CSRField("oe",  size=1, offset=1),
-            CSRField("sda", size=1, offset=2)],
-            name="w")
-        self._r = CSRStatus(fields=[
-            CSRField("sda", size=1, offset=0)],
-            name="r")
-
-        self.connect(pads)
-
-    def connect(self, pads):
-        _sda_w  = Signal()
-        _sda_oe = Signal()
-        _sda_r  = Signal()
-        self.comb += [
-            pads.scl.eq(self._w.fields.scl),
-            pads.sda_oe.eq( self._w.fields.oe),
-            pads.sda_o.eq(  self._w.fields.sda),
-            self._r.fields.sda.eq(pads.sda_i),
-        ]
-
-
-class GPIOTristateASIC(Module, AutoCSR):
-    def __init__(self, pads, prange=None):
-        nbits     = len(pads.oe) # hack
-        self._oe  = CSRStorage(nbits, description="GPIO Tristate(s) Control.")
-        self._in  = CSRStatus(nbits,  description="GPIO Input(s) Status.")
-        self._out = CSRStorage(nbits, description="GPIO Ouptut(s) Control.")
-
-        # # #
-
-        _pads = Record( (("i",  nbits),
-                         ("o",  nbits),
-                         ("oe", nbits)))
-        self.comb += _pads.i.eq(pads.i)
-        self.comb += pads.o.eq(_pads.o)
-        self.comb += pads.oe.eq(_pads.oe)
-
-        self.comb += _pads.oe.eq(self._oe.storage)
-        self.comb += _pads.o.eq(self._out.storage)
-        if prange is None:
-            prange = range(nbits)
-        for i in prange:
-            self.specials += MultiReg(_pads.i[i], self._in.status[i])
-
-# SDCard PHY IO -------------------------------------------------------
-
-class SDRPad(Module):
-    def __init__(self, pad, name, o, oe, i):
-        clk = ClockSignal()
-        _o = getattr(pad, "%s_o" % name)
-        _oe = getattr(pad, "%s_oe" % name)
-        _i = getattr(pad, "%s_i" % name)
-        self.specials += SDROutput(clk=clk, i=oe, o=_oe)
-        for j in range(len(_o)):
-            self.specials += SDROutput(clk=clk, i=o[j], o=_o[j])
-            self.specials += SDRInput(clk=clk, i=_i[j], o=i[j])
-
-
-class SDPHYIOGen(Module):
-    def __init__(self, clocker, sdpads, pads):
-        # Rst
-        if hasattr(pads, "rst"):
-            self.comb += pads.rst.eq(0)
-
-        # Clk
-        self.specials += SDROutput(
-            clk = ClockSignal(),
-            i   = ~clocker.clk & sdpads.clk,
-            o   = pads.clk
-        )
-
-        # Cmd
-        c = sdpads.cmd
-        self.submodules.sd_cmd = SDRPad(pads, "cmd", c.o, c.oe, c.i)
-
-        # Data
-        d = sdpads.data
-        self.submodules.sd_data = SDRPad(pads, "data", d.o, d.oe, d.i)
-
-
-class SDPHY(Module, AutoCSR):
-    def __init__(self, pads, device, sys_clk_freq,
-                 cmd_timeout=10e-3, data_timeout=10e-3):
-        self.card_detect = CSRStatus() # Assume SDCard is present if no cd pin.
-        self.comb += self.card_detect.status.eq(getattr(pads, "cd", 0))
-
-        self.submodules.clocker = clocker = SDPHYClocker()
-        self.submodules.init    = init    = SDPHYInit()
-        self.submodules.cmdw    = cmdw    = SDPHYCMDW()
-        self.submodules.cmdr    = cmdr    = SDPHYCMDR(sys_clk_freq,
-                                                      cmd_timeout, cmdw)
-        self.submodules.dataw   = dataw   = SDPHYDATAW()
-        self.submodules.datar   = datar   = SDPHYDATAR(sys_clk_freq,
-                                                      data_timeout)
-
-        # # #
-
-        self.sdpads = sdpads = Record(_sdpads_layout)
-
-        # IOs
-        sdphy_cls = SDPHYIOGen
-        self.submodules.io = sdphy_cls(clocker, sdpads, pads)
-
-        # Connect pads_out of submodules to physical pads --------------
-        pl = [init, cmdw, cmdr, dataw, datar]
-        self.comb += [
-            sdpads.clk.eq(    reduce(or_, [m.pads_out.clk     for m in pl])),
-            sdpads.cmd.oe.eq( reduce(or_, [m.pads_out.cmd.oe  for m in pl])),
-            sdpads.cmd.o.eq(  reduce(or_, [m.pads_out.cmd.o   for m in pl])),
-            sdpads.data.oe.eq(reduce(or_, [m.pads_out.data.oe for m in pl])),
-            sdpads.data.o.eq( reduce(or_, [m.pads_out.data.o  for m in pl])),
-        ]
-        for m in pl:
-            self.comb += m.pads_out.ready.eq(self.clocker.ce)
-
-        # Connect physical pads to pads_in of submodules ---------------
-        for m in pl:
-            self.comb += m.pads_in.valid.eq(self.clocker.ce)
-            self.comb += m.pads_in.cmd.i.eq(sdpads.cmd.i)
-            self.comb += m.pads_in.data.i.eq(sdpads.data.i)
-
-        # Speed Throttling -------------------------------------------
-        self.comb += clocker.stop.eq(dataw.stop | datar.stop)
-
-
-# Generic SDR PHY ---------------------------------------------------------
-
-class GENSDRPHY(Module):
-    def __init__(self, pads, cl=2, cmd_latency=1):
-        pads        = PHYPadsCombiner(pads)
-        addressbits = len(pads.a)
-        bankbits    = len(pads.ba)
-        nranks      = 1 if not hasattr(pads, "cs_n") else len(pads.cs_n)
-        databits    = len(pads.dq_i)
-        assert cl in [2, 3]
-        assert databits%8 == 0
-
-        # PHY settings ----------------------------------------------------
-        self.settings = PhySettings(
-            phytype       = "GENSDRPHY",
-            memtype       = "SDR",
-            databits      = databits,
-            dfi_databits  = databits,
-            nranks        = nranks,
-            nphases       = 1,
-            rdphase       = 0,
-            wrphase       = 0,
-            rdcmdphase    = 0,
-            wrcmdphase    = 0,
-            cl            = cl,
-            read_latency  = cl + cmd_latency,
-            write_latency = 0
-        )
-
-        # DFI Interface ---------------------------------------------------
-        self.dfi = dfi = DFIInterface(addressbits, bankbits, nranks, databits)
-
-        # # #
-
-        # Iterate on pads groups ------------------------------------------
-        for pads_group in range(len(pads.groups)):
-            pads.sel_group(pads_group)
-
-            # Addresses and Commands --------------------------------------
-            p0 = dfi.p0
-            self.specials += [SDROutput(i=p0.address[i], o=pads.a[i])
-                                    for i in range(len(pads.a))]
-            self.specials += [SDROutput(i=p0.bank[i], o=pads.ba[i])
-                                    for i in range(len(pads.ba))]
-            self.specials += SDROutput(i=p0.cas_n, o=pads.cas_n)
-            self.specials += SDROutput(i=p0.ras_n, o=pads.ras_n)
-            self.specials += SDROutput(i=p0.we_n, o=pads.we_n)
-            if hasattr(pads, "cke"):
-                for i in range(len(pads.cke)):
-                        self.specials += SDROutput(i=p0.cke[i], o=pads.cke[i])
-            if hasattr(pads, "cs_n"):
-                for i in range(len(pads.cs_n)):
-                    self.specials += SDROutput(i=p0.cs_n[i], o=pads.cs_n[i])
-
-        # DQ/DM Data Path -------------------------------------------------
-
-        d = dfi.p0
-        wren = []
-        self.submodules.dq = SDRPad(pads, "dq", d.wrdata, d.wrdata_en, d.rddata)
-
-        if hasattr(pads, "dm"):
-            for i in range(len(pads.dm)):
-                self.specials += SDROutput(i=d.wrdata_mask[i], o=pads.dm[i])
-
-        # DQ/DM Control Path ----------------------------------------------
-        rddata_en = Signal(cl + cmd_latency)
-        self.sync += rddata_en.eq(Cat(dfi.p0.rddata_en, rddata_en))
-        self.sync += dfi.p0.rddata_valid.eq(rddata_en[-1])
-
-
-# LibreSoC 180nm ASIC -------------------------------------------------------
-
-class LibreSoCSim(SoCCore):
-    def __init__(self, cpu="libresoc", debug=False, with_sdram=True,
-            sdram_module          = "AS4C16M16",
-            #sdram_data_width      = 16,
-            #sdram_module          = "MT48LC16M16",
-            sdram_data_width      = 16,
-            irq_reserved_irqs = {'uart': 0},
-            platform='sim',
-            ):
-        assert cpu in ["libresoc", "microwatt"]
-        sys_clk_freq = int(50e6)
-
-        if platform == 'sim':
-            platform     = Platform()
-            uart_name = "sim"
-        elif platform == 'ls180':
-            platform     = LS180Platform()
-            uart_name = "uart"
-
-        #cpu_data_width = 32
-        cpu_data_width = 64
-
-        variant = "ls180"
-
-        # reserve XICS ICP and XICS memory addresses.
-        self.mem_map['icp']  = 0xc0010000
-        self.mem_map['ics']  = 0xc0011000
-        #self.csr_map["icp"] = 8  #  8 x 0x800 == 0x4000
-        #self.csr_map["ics"] = 10 # 10 x 0x800 == 0x5000
-
-        ram_init = []
-        if False:
-            #ram_init = get_mem_data({
-            #    ram_fname:       "0x00000000",
-            #    }, "little")
-            ram_init = get_mem_data(ram_fname, "little")
-
-            # remap the main RAM to reset-start-address
-
-            # without sram nothing works, therefore move it to higher up
-            self.mem_map["sram"] = 0x90000000
-
-            # put UART at 0xc000200 (w00t!  this works!)
-            self.csr_map["uart"] = 4
-
-        self.mem_map["main_ram"] = 0x90000000
-        self.mem_map["sram"] = 0x00000000
-        self.mem_map["sram1"] = 0x00000200
-        self.mem_map["sram2"] = 0x00000400
-        self.mem_map["sram3"] = 0x00000600
-        self.mem_map["sram4"] = 0x00000800
-        self.mem_map["sram4k_0"] = 0x00001000
-        self.mem_map["sram4k_1"] = 0x00002000
-        self.mem_map["sram4k_2"] = 0x00003000
-        self.mem_map["sram4k_3"] = 0x00004000
-
-        # SoCCore -------------------------------------------------------------
-        SoCCore.__init__(self, platform, clk_freq=sys_clk_freq,
-            cpu_type                 = "microwatt",
-            cpu_cls                  = LibreSoC   if cpu == "libresoc" \
-                                       else Microwatt,
-            bus_data_width           = 64,
-            csr_address_width        = 14, # limit to 0x8000
-            cpu_variant              = variant,
-            csr_data_width            = 8,
-            l2_size             = 0,
-            with_uart                = False,
-            uart_name                = None,
-            with_sdram               = with_sdram,
-            sdram_module          = sdram_module,
-            sdram_data_width      = sdram_data_width,
-            integrated_rom_size      = 0, # if ram_fname else 0x10000,
-            #integrated_sram_size     = 0x1000, - problem with yosys ABC
-            integrated_sram_size     = 0x200,
-            #integrated_main_ram_init  = ram_init,
-            integrated_main_ram_size = 0x00000000 if with_sdram \
-                                        else 0x10000000 , # 256MB
-            )
-        self.platform.name = "ls180"
-
-        # add 4 more 4k integrated SRAMs
-        self.add_ram("sram1", self.mem_map["sram1"], 0x200)
-        self.add_ram("sram2", self.mem_map["sram2"], 0x200)
-        self.add_ram("sram3", self.mem_map["sram3"], 0x200)
-        self.add_ram("sram4", self.mem_map["sram4"], 0x200)
-
-        # SDR SDRAM ----------------------------------------------
-        if False: # not self.integrated_main_ram_size:
-            self.submodules.sdrphy = sdrphy_cls(platform.request("sdram"))
-
-        if cpu == "libresoc":
-            # XICS interrupt devices
-            icp_addr = self.mem_map['icp']
-            icp_wb = self.cpu.xics_icp
-            icp_region = SoCRegion(origin=icp_addr, size=0x20, cached=False)
-            self.bus.add_slave(name='icp', slave=icp_wb, region=icp_region)
-
-            ics_addr = self.mem_map['ics']
-            ics_wb = self.cpu.xics_ics
-            ics_region = SoCRegion(origin=ics_addr, size=0x1000, cached=False)
-            self.bus.add_slave(name='ics', slave=ics_wb, region=ics_region)
-
-            # add 4x 4k SRAMs
-            for i, sram_wb in enumerate(self.cpu.srams):
-                name = 'sram4k_%d' % i
-                sram_adr = self.mem_map[name]
-                ics_region = SoCRegion(origin=sram_adr, size=0x1000)
-                self.bus.add_slave(name=name, slave=sram_wb, region=ics_region)
-
-        # CRG -----------------------------------------------------------------
-        self.submodules.crg = CRG(platform.request("sys_clk"),
-                                  platform.request("sys_rst"))
-
-        # PLL/Clock Select
-        clksel_i = platform.request("sys_clksel_i")
-        pll18_o = platform.request("sys_pll_18_o")
-        pll_lck_o = platform.request("sys_pll_lck_o")
-
-        self.comb += self.cpu.clk_sel.eq(clksel_i) # allow clock src select
-        self.comb += pll18_o.eq(self.cpu.pll_18_o) # "test feed" from the PLL
-        self.comb += pll_lck_o.eq(self.cpu.pll_lck_o) # PLL lock flag
-
-        #ram_init = []
-
-        # SDRAM ----------------------------------------------------
-        if with_sdram:
-            sdram_clk_freq   = int(100e6) # FIXME: use 100MHz timings
-            sdram_module_cls = getattr(litedram_modules, sdram_module)
-            sdram_rate       = "1:{}".format(
-                    sdram_module_nphases[sdram_module_cls.memtype])
-            sdram_module     = sdram_module_cls(sdram_clk_freq, sdram_rate)
-            phy_settings     = get_sdram_phy_settings(
-                            memtype    = sdram_module.memtype,
-                            data_width = sdram_data_width,
-                            clk_freq   = sdram_clk_freq)
-            #sdrphy_cls = HalfRateGENSDRPHY
-            sdrphy_cls = GENSDRPHY
-            sdram_pads = self.cpu.cpupads['sdr']
-            self.submodules.sdrphy = sdrphy_cls(sdram_pads)
-            #self.submodules.sdrphy = sdrphy_cls(sdram_module,
-            #                                       phy_settings,
-            #                                       init=ram_init
-            #                                        )
-            self.add_sdram("sdram",
-                phy                     = self.sdrphy,
-                module                  = sdram_module,
-                origin                  = self.mem_map["main_ram"],
-                size                    = 0x80000000,
-                l2_cache_size           = 0, # 8192
-                l2_cache_min_data_width = 128,
-                l2_cache_reverse        = True
-            )
-            # FIXME: skip memtest to avoid corrupting memory
-            self.add_constant("MEMTEST_BUS_SIZE",  128//16)
-            self.add_constant("MEMTEST_DATA_SIZE", 128//16)
-            self.add_constant("MEMTEST_ADDR_SIZE", 128//16)
-            self.add_constant("MEMTEST_BUS_DEBUG", 1)
-            self.add_constant("MEMTEST_ADDR_DEBUG", 1)
-            self.add_constant("MEMTEST_DATA_DEBUG", 1)
-
-            # SDRAM clock
-            sys_clk = ClockSignal()
-            sdr_clk = self.cpu.cpupads['sdram_clock']
-            #self.specials += DDROutput(1, 0, , sdram_clk)
-            self.specials += SDROutput(clk=sys_clk, i=sys_clk, o=sdr_clk)
-
-        # UART
-        uart_core_pads = self.cpu.cpupads['uart']
-        self.submodules.uart_phy = uart.UARTPHY(
-                pads     = uart_core_pads,
-                clk_freq = self.sys_clk_freq,
-                baudrate = 115200)
-        self.submodules.uart = ResetInserter()(uart.UART(self.uart_phy,
-                tx_fifo_depth = 16,
-                rx_fifo_depth = 16))
-
-        self.csr.add("uart_phy", use_loc_if_exists=True)
-        self.csr.add("uart", use_loc_if_exists=True)
-        self.irq.add("uart", use_loc_if_exists=True)
-
-        # GPIOs (bi-directional)
-        gpio_core_pads = self.cpu.cpupads['gpio']
-        self.submodules.gpio = GPIOTristateASIC(gpio_core_pads, range(8))
-        self.add_csr("gpio")
-
-        self.submodules.gpio = GPIOTristateASIC(gpio_core_pads, range(8,16))
-        self.add_csr("gpio1")
-
-        # SPI Master
-        print ("cpupadkeys", self.cpu.cpupads.keys())
-        self.submodules.spimaster = SPIMaster(
-            pads         = self.cpu.cpupads['mspi1'],
-            data_width   = 8,
-            sys_clk_freq = sys_clk_freq,
-            spi_clk_freq = 8e6,
-        )
-        self.add_csr("spimaster")
-
-        # SPI SDCard (1 wide)
-        spi_clk_freq = 400e3
-        pads = self.cpu.cpupads['mspi0']
-        spisdcard = SPIMaster(pads, 8, self.sys_clk_freq, spi_clk_freq)
-        spisdcard.add_clk_divider()
-        setattr(self.submodules, 'spisdcard', spisdcard)
-        self.add_csr('spisdcard')
-
-        # EINTs - very simple, wire up top 3 bits to ls180 "eint" pins
-        eintpads = self.cpu.cpupads['eint']
-        print ("eintpads", eintpads)
-        self.comb += self.cpu.interrupt[12:16].eq(eintpads)
-
-        # JTAG
-        jtagpads = platform.request("jtag")
-        self.comb += self.cpu.jtag_tck.eq(jtagpads.tck)
-        self.comb += self.cpu.jtag_tms.eq(jtagpads.tms)
-        self.comb += self.cpu.jtag_tdi.eq(jtagpads.tdi)
-        self.comb += jtagpads.tdo.eq(self.cpu.jtag_tdo)
-
-        # NC - allows some iopads to be connected up
-        # sigh, just do something, anything, to stop yosys optimising these out
-        nc_pads = platform.request("nc")
-        num_nc = len(nc_pads)
-        self.nc = Signal(num_nc)
-        self.comb += self.nc.eq(nc_pads)
-        self.dummy = Signal(num_nc)
-        for i in range(num_nc):
-            self.sync += self.dummy[i].eq(self.nc[i] | self.cpu.interrupt[0])
-
-        # PWM
-        pwmpads = self.cpu.cpupads['pwm']
-        for i in range(2):
-            name = "pwm%d" % i
-            setattr(self.submodules, name, PWM(pwmpads[i]))
-            self.add_csr(name)
-
-        # I2C Master
-        i2c_core_pads = self.cpu.cpupads['mtwi']
-        self.submodules.i2c = I2CMaster(i2c_core_pads)
-        self.add_csr("i2c")
-
-        # SDCard -----------------------------------------------------
-
-        # Emulator / Pads
-        sdcard_pads = self.cpu.cpupads['sd0']
-
-        # Core
-        self.submodules.sdphy  = SDPHY(sdcard_pads,
-                                       self.platform.device, self.clk_freq)
-        self.submodules.sdcore = SDCore(self.sdphy)
-        self.add_csr("sdphy")
-        self.add_csr("sdcore")
-
-        # Block2Mem DMA
-        bus = wishbone.Interface(data_width=self.bus.data_width,
-                                 adr_width=self.bus.address_width)
-        self.submodules.sdblock2mem = SDBlock2MemDMA(bus=bus,
-                                    endianness=self.cpu.endianness)
-        self.comb += self.sdcore.source.connect(self.sdblock2mem.sink)
-        dma_bus = self.bus if not hasattr(self, "dma_bus") else self.dma_bus
-        dma_bus.add_master("sdblock2mem", master=bus)
-        self.add_csr("sdblock2mem")
-
-        # Mem2Block DMA
-        bus = wishbone.Interface(data_width=self.bus.data_width,
-                                 adr_width=self.bus.address_width)
-        self.submodules.sdmem2block = SDMem2BlockDMA(bus=bus,
-                                            endianness=self.cpu.endianness)
-        self.comb += self.sdmem2block.source.connect(self.sdcore.sink)
-        dma_bus = self.bus if not hasattr(self, "dma_bus") else self.dma_bus
-        dma_bus.add_master("sdmem2block", master=bus)
-        self.add_csr("sdmem2block")
-
-        # Debug ---------------------------------------------------------------
-        if not debug:
-            return
-
-        jtag_en = ('jtag' in variant) or variant == 'ls180'
-
-        # setup running of DMI FSM
-        dmi_addr = Signal(4)
-        dmi_din = Signal(64)
-        dmi_dout = Signal(64)
-        dmi_wen = Signal(1)
-        dmi_req = Signal(1)
-
-        # debug log out
-        dbg_addr = Signal(4)
-        dbg_dout = Signal(64)
-        dbg_msg = Signal(1)
-
-        # capture pc from dmi
-        pc = Signal(64)
-        active_dbg = Signal()
-        active_dbg_cr = Signal()
-        active_dbg_xer = Signal()
-
-        # xer flags
-        xer_so = Signal()
-        xer_ca = Signal()
-        xer_ca32 = Signal()
-        xer_ov = Signal()
-        xer_ov32 = Signal()
-
-        # increment counter, Stop after 100000 cycles
-        uptime = Signal(64)
-        self.sync += uptime.eq(uptime + 1)
-        #self.sync += If(uptime == 1000000000000, Finish())
-
-        # DMI FSM counter and FSM itself
-        dmicount = Signal(10)
-        dmirunning = Signal(1)
-        dmi_monitor = Signal(1)
-        dmifsm = FSM()
-        self.submodules += dmifsm
-
-        # DMI FSM
-        dmifsm.act("START",
-            If(dmi_req & dmi_wen,
-                (self.cpu.dmi_addr.eq(dmi_addr),   # DMI Addr
-                 self.cpu.dmi_din.eq(dmi_din), # DMI in
-                 self.cpu.dmi_req.eq(1),    # DMI request
-                 self.cpu.dmi_wr.eq(1),    # DMI write
-                 If(self.cpu.dmi_ack,
-                    (NextState("IDLE"),
-                    )
-                 ),
-                ),
-            ),
-            If(dmi_req & ~dmi_wen,
-                (self.cpu.dmi_addr.eq(dmi_addr),   # DMI Addr
-                 self.cpu.dmi_req.eq(1),    # DMI request
-                 self.cpu.dmi_wr.eq(0),    # DMI read
-                 If(self.cpu.dmi_ack,
-                    # acknowledge received: capture data.
-                    (NextState("IDLE"),
-                     NextValue(dbg_addr, dmi_addr),
-                     NextValue(dbg_dout, self.cpu.dmi_dout),
-                     NextValue(dbg_msg, 1),
-                    ),
-                 ),
-                ),
-            )
-        )
-
-        # DMI response received: reset the dmi request and check if
-        # in "monitor" mode
-        dmifsm.act("IDLE",
-            If(dmi_monitor,
-                 NextState("FIRE_MONITOR"), # fire "monitor" on next cycle
-            ).Else(
-                 NextState("START"), # back to start on next cycle
-            ),
-            NextValue(dmi_req, 0),
-            NextValue(dmi_addr, 0),
-            NextValue(dmi_din, 0),
-            NextValue(dmi_wen, 0),
-        )
-
-        # "monitor" mode fires off a STAT request
-        dmifsm.act("FIRE_MONITOR",
-            (NextValue(dmi_req, 1),
-             NextValue(dmi_addr, 1), # DMI STAT address
-             NextValue(dmi_din, 0),
-             NextValue(dmi_wen, 0), # read STAT
-             NextState("START"), # back to start on next cycle
-            )
-        )
-
-        self.comb += xer_so.eq((dbg_dout & 1) == 1)
-        self.comb += xer_ca.eq((dbg_dout & 4) == 4)
-        self.comb += xer_ca32.eq((dbg_dout & 8) == 8)
-        self.comb += xer_ov.eq((dbg_dout & 16) == 16)
-        self.comb += xer_ov32.eq((dbg_dout & 32) == 32)
-
-        # debug messages out
-        self.sync += If(dbg_msg,
-            (If(active_dbg & (dbg_addr == 0b10), # PC
-                Display("pc : %016x", dbg_dout),
-             ),
-             If(dbg_addr == 0b10, # PC
-                 pc.eq(dbg_dout),     # capture PC
-             ),
-             #If(dbg_addr == 0b11, # MSR
-             #   Display("    msr: %016x", dbg_dout),
-             #),
-             If(dbg_addr == 0b1000, # CR
-                Display("    cr : %016x", dbg_dout),
-             ),
-             If(dbg_addr == 0b1001, # XER
-                Display("    xer: so %d ca %d 32 %d ov %d 32 %d",
-                            xer_so, xer_ca, xer_ca32, xer_ov, xer_ov32),
-             ),
-             If(dbg_addr == 0b101, # GPR
-                Display("    gpr: %016x", dbg_dout),
-             ),
-            # also check if this is a "stat"
-            If(dbg_addr == 1, # requested a STAT
-                #Display("    stat: %x", dbg_dout),
-                If(dbg_dout & 2, # bit 2 of STAT is "stopped" mode
-                     dmirunning.eq(1), # continue running
-                     dmi_monitor.eq(0), # and stop monitor mode
-                ),
-            ),
-             dbg_msg.eq(0)
-            )
-        )
-
-        # kick off a "stop"
-        self.sync += If(uptime == 0,
-            (dmi_addr.eq(0), # CTRL
-             dmi_din.eq(1<<0), # STOP
-             dmi_req.eq(1),
-             dmi_wen.eq(1),
-            )
-        )
-
-        self.sync += If(uptime == 4,
-             dmirunning.eq(1),
-        )
-
-        self.sync += If(dmirunning,
-             dmicount.eq(dmicount + 1),
-        )
-
-        # loop every 1<<N cycles
-        cyclewid = 9
-
-        # get the PC
-        self.sync += If(dmicount == 4,
-            (dmi_addr.eq(0b10), # NIA
-             dmi_req.eq(1),
-             dmi_wen.eq(0),
-            )
-        )
-
-        # kick off a "step"
-        self.sync += If(dmicount == 8,
-            (dmi_addr.eq(0), # CTRL
-             dmi_din.eq(1<<3), # STEP
-             dmi_req.eq(1),
-             dmi_wen.eq(1),
-             dmirunning.eq(0), # stop counter, need to fire "monitor"
-             dmi_monitor.eq(1), # start "monitor" instead
-            )
-        )
-
-        # limit range of pc for debug reporting
-        #self.comb += active_dbg.eq((0x378c <= pc) & (pc <= 0x38d8))
-        #self.comb += active_dbg.eq((0x0 < pc) & (pc < 0x58))
-        self.comb += active_dbg.eq(1)
-
-
-        # get the MSR
-        self.sync += If(active_dbg & (dmicount == 12),
-            (dmi_addr.eq(0b11), # MSR
-             dmi_req.eq(1),
-             dmi_wen.eq(0),
-            )
-        )
-
-        if cpu == "libresoc":
-            #self.comb += active_dbg_cr.eq((0x10300 <= pc) & (pc <= 0x12600))
-            self.comb += active_dbg_cr.eq(0)
-
-            # get the CR
-            self.sync += If(active_dbg_cr & (dmicount == 16),
-                (dmi_addr.eq(0b1000), # CR
-                 dmi_req.eq(1),
-                 dmi_wen.eq(0),
-                )
-            )
-
-            #self.comb += active_dbg_xer.eq((0x10300 <= pc) & (pc <= 0x1094c))
-            self.comb += active_dbg_xer.eq(active_dbg_cr)
-
-            # get the CR
-            self.sync += If(active_dbg_xer & (dmicount == 20),
-                (dmi_addr.eq(0b1001), # XER
-                 dmi_req.eq(1),
-                 dmi_wen.eq(0),
-                )
-            )
-
-        # read all 32 GPRs
-        for i in range(32):
-            self.sync += If(active_dbg & (dmicount == 24+(i*8)),
-                (dmi_addr.eq(0b100), # GSPR addr
-                 dmi_din.eq(i), # r1
-                 dmi_req.eq(1),
-                 dmi_wen.eq(1),
-                )
-            )
-
-            self.sync += If(active_dbg & (dmicount == 28+(i*8)),
-                (dmi_addr.eq(0b101), # GSPR data
-                 dmi_req.eq(1),
-                 dmi_wen.eq(0),
-                )
-            )
-
-        # monitor bbus read/write
-        self.sync += If(active_dbg & self.cpu.dbus.stb & self.cpu.dbus.ack,
-            Display("    [%06x] dadr: %8x, we %d s %01x w %016x r: %016x",
-                #uptime,
-                0,
-                self.cpu.dbus.adr,
-                self.cpu.dbus.we,
-                self.cpu.dbus.sel,
-                self.cpu.dbus.dat_w,
-                self.cpu.dbus.dat_r
-            )
-        )
-
-        return
-
-        # monitor ibus write
-        self.sync += If(active_dbg & self.cpu.ibus.stb & self.cpu.ibus.ack &
-                        self.cpu.ibus.we,
-            Display("    [%06x] iadr: %8x, s %01x w %016x",
-                #uptime,
-                0,
-                self.cpu.ibus.adr,
-                self.cpu.ibus.sel,
-                self.cpu.ibus.dat_w,
-            )
-        )
-        # monitor ibus read
-        self.sync += If(active_dbg & self.cpu.ibus.stb & self.cpu.ibus.ack &
-                        ~self.cpu.ibus.we,
-            Display("    [%06x] iadr: %8x, s %01x r %016x",
-                #uptime,
-                0,
-                self.cpu.ibus.adr,
-                self.cpu.ibus.sel,
-                self.cpu.ibus.dat_r
-            )
-        )
-
-# Build -----------------------------------------------------------------------
-
-def main():
-    parser = argparse.ArgumentParser(description="LiteX LibreSoC CPU Sim")
-    parser.add_argument("--cpu",          default="libresoc",
-                        help="CPU to use: libresoc (default) or microwatt")
-    parser.add_argument("--platform",     default="sim",
-                        help="platform (sim or ls180)")
-    parser.add_argument("--debug",        action="store_true",
-                        help="Enable debug traces")
-    parser.add_argument("--trace",        action="store_true",
-                        help="Enable tracing")
-    parser.add_argument("--trace-start",  default=0,
-                        help="Cycle to start FST tracing")
-    parser.add_argument("--trace-end",    default=-1,
-                        help="Cycle to end FST tracing")
-    parser.add_argument("--build", action="store_true", help="Build bitstream")
-    args = parser.parse_args()
-
-
-    if args.platform == 'ls180':
-        soc = LibreSoCSim(cpu=args.cpu, debug=args.debug,
-                          platform=args.platform)
-        builder = Builder(soc, compile_gateware = True)
-        builder.build(run         = True)
-        os.chdir("../")
-    else:
-
-        sim_config = SimConfig(default_clk="sys_clk")
-        sim_config.add_module("serial2console", "serial")
-
-        for i in range(2):
-            soc = LibreSoCSim(cpu=args.cpu, debug=args.debug,
-                              platform=args.platform)
-            builder = Builder(soc, compile_gateware = i!=0)
-            builder.build(sim_config=sim_config,
-                run         = i!=0,
-                trace       = args.trace,
-                trace_start = int(args.trace_start),
-                trace_end   = int(args.trace_end),
-                trace_fst   = 0)
-            os.chdir("../")
-
-if __name__ == "__main__":
-    main()
diff --git a/src/soc/litex/florent/microwatt/__init__.py b/src/soc/litex/florent/microwatt/__init__.py
deleted file mode 100644 (file)
index e4ad29b..0000000
+++ /dev/null
@@ -1 +0,0 @@
-from microwatt.core import Microwatt
diff --git a/src/soc/litex/florent/microwatt/boot-helper.S b/src/soc/litex/florent/microwatt/boot-helper.S
deleted file mode 100644 (file)
index 8dc226d..0000000
+++ /dev/null
@@ -1,4 +0,0 @@
-.section    .text, "ax", @progbits
-.global     boot_helper
-boot_helper:
-       nop # FIXME
diff --git a/src/soc/litex/florent/microwatt/core.py b/src/soc/litex/florent/microwatt/core.py
deleted file mode 100644 (file)
index 1dbeb34..0000000
+++ /dev/null
@@ -1,118 +0,0 @@
-# This file is Copyright (c) 2019 Florent Kermarrec <florent@enjoy-digital.fr>
-# This file is Copyright (c) 2019 Benjamin Herrenschmidt <benh@ozlabs.org>
-# License: BSD
-
-import os
-
-from migen import ClockSignal, ResetSignal, Signal, Instance, Cat
-
-from litex.soc.interconnect import wishbone
-from litex.soc.cores.cpu import CPU
-
-
-CPU_VARIANTS = ["standard"]
-
-
-class Microwatt(CPU):
-    name                 = "microwatt"
-    human_name           = "Microwatt"
-    variants             = CPU_VARIANTS
-    data_width           = 64
-    endianness           = "little"
-    gcc_triple           = ("powerpc64le-linux", "powerpc64le-linux-gnu")
-    linker_output_format = "elf64-powerpcle"
-    nop                  = "nop"
-    io_regions           = {0xc0000000: 0x10000000} # origin, length
-
-    @property
-    def mem_map(self):
-        return {"csr": 0xc0000000}
-
-    @property
-    def gcc_flags(self):
-        flags  = "-m64 "
-        flags += "-mabi=elfv2 "
-        flags += "-msoft-float "
-        flags += "-mno-string "
-        flags += "-mno-multiple "
-        flags += "-mno-vsx "
-        flags += "-mno-altivec "
-        flags += "-mlittle-endian "
-        flags += "-mstrict-align "
-        flags += "-fno-stack-protector "
-        flags += "-mcmodel=small "
-        flags += "-D__microwatt__ "
-        return flags
-
-    def __init__(self, platform, variant="standard"):
-        self.platform     = platform
-        self.variant      = variant
-        self.reset        = Signal()
-        self.ibus = ibus = wishbone.Interface(data_width=64, adr_width=29)
-        self.dbus = dbus = wishbone.Interface(data_width=64, adr_width=29)
-        self.periph_buses = [ibus, dbus]
-        self.memory_buses = []
-
-        self.dmi_addr = Signal(4)
-        self.dmi_din = Signal(64)
-        self.dmi_dout = Signal(64)
-        self.dmi_wr = Signal(1)
-        self.dmi_ack = Signal(1)
-        self.dmi_req = Signal(1)
-
-        # # #
-
-        self.cpu_params = dict(
-            # Clock / Reset
-            i_clk                 = ClockSignal(),
-            i_rst                 = ResetSignal() | self.reset,
-
-            # Wishbone instruction bus
-            i_wishbone_insn_dat_r = ibus.dat_r,
-            i_wishbone_insn_ack   = ibus.ack,
-            i_wishbone_insn_stall = ibus.cyc & ~ibus.ack, # No burst support
-
-            o_wishbone_insn_adr   = Cat(Signal(3), ibus.adr),
-            o_wishbone_insn_dat_w = ibus.dat_w,
-            o_wishbone_insn_cyc   = ibus.cyc,
-            o_wishbone_insn_stb   = ibus.stb,
-            o_wishbone_insn_sel   = ibus.sel,
-            o_wishbone_insn_we    = ibus.we,
-
-            # Wishbone data bus
-            i_wishbone_data_dat_r = dbus.dat_r,
-            i_wishbone_data_ack   = dbus.ack,
-            i_wishbone_data_stall = dbus.cyc & ~dbus.ack, # No burst support
-
-            o_wishbone_data_adr   = Cat(Signal(3), dbus.adr),
-            o_wishbone_data_dat_w = dbus.dat_w,
-            o_wishbone_data_cyc   = dbus.cyc,
-            o_wishbone_data_stb   = dbus.stb,
-            o_wishbone_data_sel   = dbus.sel,
-            o_wishbone_data_we    = dbus.we,
-
-
-            # Debug bus
-            i_dmi_addr            = self.dmi_addr,
-            i_dmi_din             = self.dmi_din,
-            o_dmi_dout            = self.dmi_dout,
-            i_dmi_req             = self.dmi_req,
-            i_dmi_wr              = self.dmi_wr,
-            o_dmi_ack             = self.dmi_ack,
-        )
-
-        # add vhdl sources
-        self.add_sources(platform)
-
-    def set_reset_address(self, reset_address):
-        assert not hasattr(self, "reset_address")
-        self.reset_address = reset_address
-        assert reset_address == 0x00000000
-
-    @staticmethod
-    def add_sources(platform):
-        cdir = os.path.dirname(__file__)
-        platform.add_source(os.path.join(cdir, "microwatt.v"))
-
-    def do_finalize(self):
-        self.specials += Instance("microwatt_wrapper", **self.cpu_params)
diff --git a/src/soc/litex/florent/microwatt/crt0.S b/src/soc/litex/florent/microwatt/crt0.S
deleted file mode 100644 (file)
index e03ac0b..0000000
+++ /dev/null
@@ -1,93 +0,0 @@
-/* Copyright 2013-2014 IBM Corp.
- *
- * Licensed under the Apache License, Version 2.0 (the "License");
- * you may not use this file except in compliance with the License.
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- *
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- *
- * Unless required by applicable law or agreed to in writing, software
- * distributed under the License is distributed on an "AS IS" BASIS,
- * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or
- * implied.
- * See the License for the specific language governing permissions and
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- */
-
-#define FIXUP_ENDIAN                                              \
-       tdi   0,0,0x48;   /* Reverse endian of b . + 8          */ \
-       b     191f;       /* Skip trampoline if endian is good  */ \
-       .long 0xa600607d; /* mfmsr r11                          */ \
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-191:
-
-
-/* Load an immediate 64-bit value into a register */
-#define LOAD_IMM64(r, e)                       \
-       lis     r,(e)@highest;                  \
-       ori     r,r,(e)@higher;                 \
-       rldicr  r,r, 32, 31;                    \
-       oris    r,r, (e)@h;                     \
-       ori     r,r, (e)@l;
-
-       . = 0
-.global _start
-_start:
-       FIXUP_ENDIAN
-
-       /* setup stack */
-       LOAD_IMM64(%r1, _fstack - 0x100)
-       LOAD_IMM64(%r12, main)
-       mtctr   %r12,
-       bctrl
-       b .
-
-#define EXCEPTION(nr)          \
-       .=  nr;      \
-       b       .
-
-       /* More exception stubs */
-       EXCEPTION(0x100)
-       EXCEPTION(0x200)
-       EXCEPTION(0x300)
-       EXCEPTION(0x380)
-       EXCEPTION(0x400)
-       EXCEPTION(0x480)
-       EXCEPTION(0x500)
-       EXCEPTION(0x600)
-       EXCEPTION(0x700)
-       EXCEPTION(0x800)
-       EXCEPTION(0x900)
-       EXCEPTION(0x980)
-       EXCEPTION(0xa00)
-       EXCEPTION(0xb00)
-       EXCEPTION(0xc00)
-       EXCEPTION(0xd00)
-       EXCEPTION(0xe00)
-       EXCEPTION(0xe20)
-       EXCEPTION(0xe40)
-       EXCEPTION(0xe60)
-       EXCEPTION(0xe80)
-       EXCEPTION(0xf00)
-       EXCEPTION(0xf20)
-       EXCEPTION(0xf40)
-       EXCEPTION(0xf60)
-       EXCEPTION(0xf80)
-#if 0
-       EXCEPTION(0x1000)
-       EXCEPTION(0x1100)
-       EXCEPTION(0x1200)
-       EXCEPTION(0x1300)
-       EXCEPTION(0x1400)
-       EXCEPTION(0x1500)
-       EXCEPTION(0x1600)
-#endif
-
-       .text
-
diff --git a/src/soc/litex/florent/microwatt/irq.h b/src/soc/litex/florent/microwatt/irq.h
deleted file mode 100644 (file)
index 35beaed..0000000
+++ /dev/null
@@ -1,33 +0,0 @@
-#ifndef __IRQ_H
-#define __IRQ_H
-
-static inline unsigned int irq_getie(void)
-{
-    return 0;
-}
-
-static inline void irq_setie(unsigned int ie)
-{
-    /*if(ie) csrs(); else csrc();*/
-}
-
-static inline unsigned int irq_getmask(void)
-{
-    unsigned int mask = 0;
-    //asm volatile ("csrr %0, %1" : "=r"(mask) : "i"(CSR_IRQ_MASK));
-    return mask;
-}
-
-static inline void irq_setmask(unsigned int mask)
-{
-    //asm volatile ("csrw %0, %1" :: "i"(CSR_IRQ_MASK), "r"(mask));
-}
-
-static inline unsigned int irq_pending(void)
-{
-    unsigned int pending = 0;
-    //asm volatile ("csrr %0, %1" : "=r"(pending) : "i"(CSR_IRQ_PENDING));
-    return pending;
-}
-
-#endif /* __IRQ_H */
diff --git a/src/soc/litex/florent/microwatt/microwatt.v b/src/soc/litex/florent/microwatt/microwatt.v
deleted file mode 100644 (file)
index 87dfc35..0000000
+++ /dev/null
@@ -1,25474 +0,0 @@
-/* Generated by Yosys 0.9+3558 (git sha1 c66d1dfa, clang 9.0.1-12 -fPIC -Os) */
-
-module cache_ram_8_64_1489f923c4dca729178b3e3233458550d8dddf29(clk, rd_en, rd_addr, wr_sel, wr_addr, wr_data, rd_data);
-  wire [2047:0] _00_;
-  wire [7:0] _01_;
-  wire [2047:0] _02_;
-  wire [7:0] _03_;
-  wire [2047:0] _04_;
-  wire [7:0] _05_;
-  wire [2047:0] _06_;
-  wire [7:0] _07_;
-  wire [2047:0] _08_;
-  wire [7:0] _09_;
-  wire [2047:0] _10_;
-  wire [7:0] _11_;
-  wire [2047:0] _12_;
-  wire [7:0] _13_;
-  wire [2047:0] _14_;
-  wire [7:0] _15_;
-  input clk;
-  input [7:0] rd_addr;
-  output [63:0] rd_data;
-  input rd_en;
-  input [7:0] wr_addr;
-  input [63:0] wr_data;
-  input [7:0] wr_sel;
-  reg [7:0] \$mem$\17901  [255:0];
-  reg [7:0] \$mem$\17902  [255:0];
-  reg [7:0] \$mem$\17903  [255:0];
-  reg [7:0] \$mem$\17904  [255:0];
-  reg [7:0] \$mem$\17905  [255:0];
-  reg [7:0] \$mem$\17906  [255:0];
-  reg [7:0] \$mem$\17907  [255:0];
-  reg [7:0] \$mem$\17908  [255:0];
-  (* ram_style = "block" *)
-  reg [7:0] \17901  [255:0];
-  reg [7:0] _16_;
-  always @(posedge clk) begin
-    if (rd_en) _16_ <= \17901 [rd_addr];
-    if (wr_sel[0]) \17901 [wr_addr] <= wr_data[7:0];
-  end
-  assign _01_ = _16_;
-  (* ram_style = "block" *)
-  reg [7:0] \17902  [255:0];
-  reg [7:0] _17_;
-  always @(posedge clk) begin
-    if (rd_en) _17_ <= \17902 [rd_addr];
-    if (wr_sel[1]) \17902 [wr_addr] <= wr_data[15:8];
-  end
-  assign _03_ = _17_;
-  (* ram_style = "block" *)
-  reg [7:0] \17903  [255:0];
-  reg [7:0] _18_;
-  always @(posedge clk) begin
-    if (rd_en) _18_ <= \17903 [rd_addr];
-    if (wr_sel[2]) \17903 [wr_addr] <= wr_data[23:16];
-  end
-  assign _05_ = _18_;
-  (* ram_style = "block" *)
-  reg [7:0] \17904  [255:0];
-  reg [7:0] _19_;
-  always @(posedge clk) begin
-    if (rd_en) _19_ <= \17904 [rd_addr];
-    if (wr_sel[3]) \17904 [wr_addr] <= wr_data[31:24];
-  end
-  assign _07_ = _19_;
-  (* ram_style = "block" *)
-  reg [7:0] \17905  [255:0];
-  reg [7:0] _20_;
-  always @(posedge clk) begin
-    if (rd_en) _20_ <= \17905 [rd_addr];
-    if (wr_sel[4]) \17905 [wr_addr] <= wr_data[39:32];
-  end
-  assign _09_ = _20_;
-  (* ram_style = "block" *)
-  reg [7:0] \17906  [255:0];
-  reg [7:0] _21_;
-  always @(posedge clk) begin
-    if (rd_en) _21_ <= \17906 [rd_addr];
-    if (wr_sel[5]) \17906 [wr_addr] <= wr_data[47:40];
-  end
-  assign _11_ = _21_;
-  (* ram_style = "block" *)
-  reg [7:0] \17907  [255:0];
-  reg [7:0] _22_;
-  always @(posedge clk) begin
-    if (rd_en) _22_ <= \17907 [rd_addr];
-    if (wr_sel[6]) \17907 [wr_addr] <= wr_data[55:48];
-  end
-  assign _13_ = _22_;
-  (* ram_style = "block" *)
-  reg [7:0] \17908  [255:0];
-  reg [7:0] _23_;
-  always @(posedge clk) begin
-    if (rd_en) _23_ <= \17908 [rd_addr];
-    if (wr_sel[7]) \17908 [wr_addr] <= wr_data[63:56];
-  end
-  assign _15_ = _23_;
-  assign rd_data = { _15_, _13_, _11_, _09_, _07_, _05_, _03_, _01_ };
-endmodule
-
-module cache_ram_8_64_3f29546453678b855931c174a97d6c0894b8f546(clk, rd_en, rd_addr, wr_sel, wr_addr, wr_data, rd_data);
-  reg [63:0] _00_;
-  wire [2047:0] _01_;
-  wire [7:0] _02_;
-  wire [2047:0] _03_;
-  wire [7:0] _04_;
-  wire [2047:0] _05_;
-  wire [7:0] _06_;
-  wire [2047:0] _07_;
-  wire [7:0] _08_;
-  wire [2047:0] _09_;
-  wire [7:0] _10_;
-  wire [2047:0] _11_;
-  wire [7:0] _12_;
-  wire [2047:0] _13_;
-  wire [7:0] _14_;
-  wire [2047:0] _15_;
-  wire [7:0] _16_;
-  input clk;
-  input [7:0] rd_addr;
-  output [63:0] rd_data;
-  input rd_en;
-  input [7:0] wr_addr;
-  input [63:0] wr_data;
-  input [7:0] wr_sel;
-  reg [7:0] \$mem$\20460  [255:0];
-  reg [7:0] \$mem$\20461  [255:0];
-  reg [7:0] \$mem$\20462  [255:0];
-  reg [7:0] \$mem$\20463  [255:0];
-  reg [7:0] \$mem$\20464  [255:0];
-  reg [7:0] \$mem$\20465  [255:0];
-  reg [7:0] \$mem$\20466  [255:0];
-  reg [7:0] \$mem$\20467  [255:0];
-  always @(posedge clk)
-    _00_ <= { _16_, _14_, _12_, _10_, _08_, _06_, _04_, _02_ };
-  (* ram_style = "block" *)
-  reg [7:0] \20460  [255:0];
-  reg [7:0] _17_;
-  always @(posedge clk) begin
-    if (rd_en) _17_ <= \20460 [rd_addr];
-    if (wr_sel[0]) \20460 [wr_addr] <= wr_data[7:0];
-  end
-  assign _02_ = _17_;
-  (* ram_style = "block" *)
-  reg [7:0] \20461  [255:0];
-  reg [7:0] _18_;
-  always @(posedge clk) begin
-    if (rd_en) _18_ <= \20461 [rd_addr];
-    if (wr_sel[1]) \20461 [wr_addr] <= wr_data[15:8];
-  end
-  assign _04_ = _18_;
-  (* ram_style = "block" *)
-  reg [7:0] \20462  [255:0];
-  reg [7:0] _19_;
-  always @(posedge clk) begin
-    if (rd_en) _19_ <= \20462 [rd_addr];
-    if (wr_sel[2]) \20462 [wr_addr] <= wr_data[23:16];
-  end
-  assign _06_ = _19_;
-  (* ram_style = "block" *)
-  reg [7:0] \20463  [255:0];
-  reg [7:0] _20_;
-  always @(posedge clk) begin
-    if (rd_en) _20_ <= \20463 [rd_addr];
-    if (wr_sel[3]) \20463 [wr_addr] <= wr_data[31:24];
-  end
-  assign _08_ = _20_;
-  (* ram_style = "block" *)
-  reg [7:0] \20464  [255:0];
-  reg [7:0] _21_;
-  always @(posedge clk) begin
-    if (rd_en) _21_ <= \20464 [rd_addr];
-    if (wr_sel[4]) \20464 [wr_addr] <= wr_data[39:32];
-  end
-  assign _10_ = _21_;
-  (* ram_style = "block" *)
-  reg [7:0] \20465  [255:0];
-  reg [7:0] _22_;
-  always @(posedge clk) begin
-    if (rd_en) _22_ <= \20465 [rd_addr];
-    if (wr_sel[5]) \20465 [wr_addr] <= wr_data[47:40];
-  end
-  assign _12_ = _22_;
-  (* ram_style = "block" *)
-  reg [7:0] \20466  [255:0];
-  reg [7:0] _23_;
-  always @(posedge clk) begin
-    if (rd_en) _23_ <= \20466 [rd_addr];
-    if (wr_sel[6]) \20466 [wr_addr] <= wr_data[55:48];
-  end
-  assign _14_ = _23_;
-  (* ram_style = "block" *)
-  reg [7:0] \20467  [255:0];
-  reg [7:0] _24_;
-  always @(posedge clk) begin
-    if (rd_en) _24_ <= \20467 [rd_addr];
-    if (wr_sel[7]) \20467 [wr_addr] <= wr_data[63:56];
-  end
-  assign _16_ = _24_;
-  assign rd_data = _00_;
-endmodule
-
-module control_1(clk, rst, complete_in, valid_in, flush_in, stall_in, sgl_pipe_in, stop_mark_in, gpr_write_valid_in, gpr_write_in, gpr_bypassable, gpr_a_read_valid_in, gpr_a_read_in, gpr_b_read_valid_in, gpr_b_read_in, gpr_c_read_valid_in, gpr_c_read_in, cr_read_in, cr_write_in, valid_out, stall_out, stopped_out, gpr_bypass_a, gpr_bypass_b, gpr_bypass_c);
-  wire _00_;
-  wire _01_;
-  wire _02_;
-  wire _03_;
-  wire _04_;
-  wire _05_;
-  wire _06_;
-  wire _07_;
-  reg _08_ = 1'h1;
-  wire _09_;
-  wire _10_;
-  wire _11_;
-  wire _12_;
-  wire [31:0] _13_;
-  wire [2:0] _14_;
-  wire [4:0] _15_;
-  wire _16_;
-  wire _17_;
-  wire _18_;
-  wire _19_;
-  wire _20_;
-  wire _21_;
-  wire [1:0] _22_;
-  wire _23_;
-  wire _24_;
-  wire _25_;
-  wire _26_;
-  wire [1:0] _27_;
-  wire _28_;
-  wire _29_;
-  wire _30_;
-  wire _31_;
-  wire _32_;
-  wire [1:0] _33_;
-  wire _34_;
-  wire _35_;
-  wire _36_;
-  wire _37_;
-  wire [1:0] _38_;
-  wire _39_;
-  wire _40_;
-  wire _41_;
-  wire _42_;
-  wire [1:0] _43_;
-  wire _44_;
-  wire _45_;
-  wire _46_;
-  wire [1:0] _47_;
-  wire _48_;
-  wire _49_;
-  wire [1:0] _50_;
-  wire _51_;
-  wire _52_;
-  wire [31:0] _53_;
-  wire [2:0] _54_;
-  input clk;
-  input complete_in;
-  input cr_read_in;
-  wire cr_stall_out;
-  input cr_write_in;
-  wire cr_write_valid;
-  input flush_in;
-  input [5:0] gpr_a_read_in;
-  input gpr_a_read_valid_in;
-  input [5:0] gpr_b_read_in;
-  input gpr_b_read_valid_in;
-  output gpr_bypass_a;
-  output gpr_bypass_b;
-  output gpr_bypass_c;
-  input gpr_bypassable;
-  input [4:0] gpr_c_read_in;
-  input gpr_c_read_valid_in;
-  input [5:0] gpr_write_in;
-  wire gpr_write_valid;
-  input gpr_write_valid_in;
-  reg [4:0] r_int = 5'h00;
-  input rst;
-  input sgl_pipe_in;
-  wire stall_a_out;
-  wire stall_b_out;
-  wire stall_c_out;
-  input stall_in;
-  output stall_out;
-  input stop_mark_in;
-  output stopped_out;
-  input valid_in;
-  output valid_out;
-  assign _03_ = $signed({ r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4:2] }) >= $signed(32'd0);
-  assign _04_ = $signed({ r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4:2] }) <= $signed(32'd2);
-  assign _05_ = _03_ & _04_;
-  assign _06_ = ~ 1'h1;
-  assign _07_ = _06_ | _05_;
-  always @(posedge clk)
-    _08_ <= _07_;
-  always @(posedge clk)
-    r_int <= { _54_, _50_ };
-  assign _09_ = ~ flush_in;
-  assign _10_ = valid_in & _09_;
-  assign _11_ = ~ stall_in;
-  assign _12_ = _10_ & _11_;
-  assign _13_ = { r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4:2] } - 32'd1;
-  assign _14_ = complete_in ? _13_[2:0] : r_int[4:2];
-  assign _15_ = rst ? 5'h00 : { _14_, r_int[1:0] };
-  assign _16_ = rst ? 1'h0 : _12_;
-  assign _17_ = rst ? 1'h0 : stall_in;
-  assign _18_ = { _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4:2] } == 32'd0;
-  assign _19_ = stop_mark_in & _18_;
-  assign _20_ = _19_ ? 1'h1 : 1'h0;
-  assign _21_ = { _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4:2] } != 32'd0;
-  assign _22_ = _21_ ? 2'h1 : 2'h2;
-  assign _23_ = _21_ ? 1'h1 : _17_;
-  assign _24_ = stall_a_out | stall_b_out;
-  assign _25_ = _24_ | stall_c_out;
-  assign _26_ = _25_ | cr_stall_out;
-  assign _27_ = _29_ ? _22_ : _15_[1:0];
-  assign _28_ = sgl_pipe_in ? _23_ : _26_;
-  assign _29_ = _16_ & sgl_pipe_in;
-  assign _30_ = _16_ ? _28_ : _17_;
-  assign _31_ = r_int[1:0] == 2'h0;
-  assign _32_ = { _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4:2] } == 32'd0;
-  assign _33_ = _32_ ? 2'h2 : _15_[1:0];
-  assign _34_ = _32_ ? _17_ : 1'h1;
-  assign _35_ = r_int[1:0] == 2'h1;
-  assign _36_ = { _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4:2] } == 32'd0;
-  assign _37_ = { _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4:2] } != 32'd0;
-  assign _38_ = _37_ ? 2'h1 : 2'h2;
-  assign _39_ = _37_ ? 1'h1 : _17_;
-  assign _40_ = stall_a_out | stall_b_out;
-  assign _41_ = _40_ | stall_c_out;
-  assign _42_ = _41_ | cr_stall_out;
-  assign _43_ = _45_ ? _38_ : 2'h0;
-  assign _44_ = sgl_pipe_in ? _39_ : _42_;
-  assign _45_ = _16_ & sgl_pipe_in;
-  assign _46_ = _16_ ? _44_ : _17_;
-  assign _47_ = _36_ ? _43_ : _15_[1:0];
-  assign _48_ = _36_ ? _46_ : 1'h1;
-  assign _49_ = r_int[1:0] == 2'h2;
-  function [1:0] \18110 ;
-    input [1:0] a;
-    input [5:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \18110  = b[1:0];
-      3'b?1?:
-        \18110  = b[3:2];
-      3'b1??:
-        \18110  = b[5:4];
-      default:
-        \18110  = a;
-    endcase
-  endfunction
-  assign _50_ = \18110 (2'hx, { _47_, _33_, _27_ }, { _49_, _35_, _31_ });
-  function [0:0] \18113 ;
-    input [0:0] a;
-    input [2:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \18113  = b[0:0];
-      3'b?1?:
-        \18113  = b[1:1];
-      3'b1??:
-        \18113  = b[2:2];
-      default:
-        \18113  = a;
-    endcase
-  endfunction
-  assign _51_ = \18113 (1'hx, { _48_, _34_, _30_ }, { _49_, _35_, _31_ });
-  assign _52_ = _51_ ? 1'h0 : _16_;
-  assign _53_ = { _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4:2] } + 32'd1;
-  assign gpr_write_valid = _52_ ? gpr_write_valid_in : 1'h0;
-  assign cr_write_valid = _52_ ? cr_write_in : 1'h0;
-  assign _54_ = _52_ ? _53_[2:0] : _15_[4:2];
-  cr_hazard_1 cr_hazard0 (
-    .clk(clk),
-    .cr_read_in(cr_read_in),
-    .cr_write_in(cr_write_valid),
-    .stall_in(stall_in),
-    .stall_out(cr_stall_out)
-  );
-  gpr_hazard_1 gpr_hazard0 (
-    .bypass_avail(gpr_bypassable),
-    .clk(clk),
-    .gpr_read_in(gpr_a_read_in),
-    .gpr_read_valid_in(gpr_a_read_valid_in),
-    .gpr_write_in(gpr_write_in),
-    .gpr_write_valid_in(gpr_write_valid),
-    .stall_in(stall_in),
-    .stall_out(stall_a_out),
-    .use_bypass(_00_)
-  );
-  gpr_hazard_1 gpr_hazard1 (
-    .bypass_avail(gpr_bypassable),
-    .clk(clk),
-    .gpr_read_in(gpr_b_read_in),
-    .gpr_read_valid_in(gpr_b_read_valid_in),
-    .gpr_write_in(gpr_write_in),
-    .gpr_write_valid_in(gpr_write_valid),
-    .stall_in(stall_in),
-    .stall_out(stall_b_out),
-    .use_bypass(_01_)
-  );
-  gpr_hazard_1 gpr_hazard2 (
-    .bypass_avail(gpr_bypassable),
-    .clk(clk),
-    .gpr_read_in({ 1'h0, gpr_c_read_in }),
-    .gpr_read_valid_in(gpr_c_read_valid_in),
-    .gpr_write_in(gpr_write_in),
-    .gpr_write_valid_in(gpr_write_valid),
-    .stall_in(stall_in),
-    .stall_out(stall_c_out),
-    .use_bypass(_02_)
-  );
-  assign valid_out = _52_;
-  assign stall_out = _51_;
-  assign stopped_out = _20_;
-  assign gpr_bypass_a = _00_;
-  assign gpr_bypass_b = _01_;
-  assign gpr_bypass_c = _02_;
-endmodule
-
-module core_71ba14ecdd9e9507b1aeafd985ac12164cac4c4e(clk, rst, alt_reset, wishbone_insn_in, wishbone_data_in, dmi_addr, dmi_din, dmi_req, dmi_wr, ext_irq, wishbone_insn_out, wishbone_data_out, dmi_dout, dmi_ack, terminated_out);
-  wire [106:0] _0_;
-  wire _1_;
-  wire [106:0] _2_;
-  wire [63:0] _3_;
-  wire _4_;
-  wire _5_;
-  input alt_reset;
-  reg alt_reset_d;
-  input clk;
-  wire complete;
-  wire core_rst;
-  wire [36:0] cr_file_to_decode2;
-  wire dbg_core_is_stopped;
-  wire dbg_core_rst;
-  wire dbg_core_stop;
-  wire dbg_gpr_ack;
-  wire [5:0] dbg_gpr_addr;
-  wire [63:0] dbg_gpr_data;
-  wire dbg_gpr_req;
-  wire dbg_icache_rst;
-  wire dcache_stall_out;
-  wire [67:0] dcache_to_loadstore1;
-  wire [66:0] dcache_to_mmu;
-  wire [147:0] decode1_to_decode2;
-  wire decode2_stall_in;
-  wire decode2_stall_out;
-  wire decode2_to_cr_file;
-  wire [374:0] decode2_to_execute1;
-  wire [19:0] decode2_to_register_file;
-  output dmi_ack;
-  input [3:0] dmi_addr;
-  input [63:0] dmi_din;
-  output [63:0] dmi_dout;
-  input dmi_req;
-  input dmi_wr;
-  wire ex1_icache_inval;
-  wire ex1_stall_out;
-  wire [66:0] execute1_to_fetch1;
-  wire [321:0] execute1_to_loadstore1;
-  wire [190:0] execute1_to_writeback;
-  input ext_irq;
-  wire fetch1_stall_in;
-  wire [67:0] fetch1_to_icache;
-  wire [98:0] fetch2_to_decode1;
-  wire flush;
-  wire icache_stall_out;
-  wire [98:0] icache_to_fetch2;
-  wire [142:0] loadstore1_to_dcache;
-  wire [6:0] loadstore1_to_execute1;
-  wire [144:0] loadstore1_to_mmu;
-  wire [77:0] loadstore1_to_writeback;
-  wire ls1_stall_out;
-  wire [131:0] mmu_to_dcache;
-  wire [130:0] mmu_to_icache;
-  wire [69:0] mmu_to_loadstore1;
-  wire [63:0] msr;
-  wire [191:0] register_file_to_decode2;
-  input rst;
-  reg rst_dbg = 1'h1;
-  reg rst_dcache = 1'h1;
-  reg rst_dec1 = 1'h1;
-  reg rst_dec2 = 1'h1;
-  reg rst_ex1 = 1'h1;
-  reg rst_fetch1 = 1'h1;
-  reg rst_fetch2 = 1'h1;
-  reg rst_icache = 1'h1;
-  reg rst_ls1 = 1'h1;
-  wire sim_cr_dump;
-  wire terminate;
-  output terminated_out;
-  input [65:0] wishbone_data_in;
-  output [106:0] wishbone_data_out;
-  input [65:0] wishbone_insn_in;
-  output [106:0] wishbone_insn_out;
-  wire [46:0] writeback_to_cr_file;
-  wire [70:0] writeback_to_register_file;
-  assign decode2_stall_in = ex1_stall_out | ls1_stall_out;
-  assign core_rst = dbg_core_rst | rst;
-  always @(posedge clk)
-    rst_fetch1 <= core_rst;
-  always @(posedge clk)
-    rst_fetch2 <= core_rst;
-  always @(posedge clk)
-    rst_icache <= core_rst;
-  always @(posedge clk)
-    rst_dcache <= core_rst;
-  always @(posedge clk)
-    rst_dec1 <= core_rst;
-  always @(posedge clk)
-    rst_dec2 <= core_rst;
-  always @(posedge clk)
-    rst_ex1 <= core_rst;
-  always @(posedge clk)
-    rst_ls1 <= core_rst;
-  always @(posedge clk)
-    rst_dbg <= rst;
-  always @(posedge clk)
-    alt_reset_d <= alt_reset;
-  assign fetch1_stall_in = icache_stall_out | decode2_stall_out;
-  assign _1_ = dbg_icache_rst | ex1_icache_inval;
-  cr_file_5ba93c9db0cff93f52b521d7420e43f6eda2784f cr_file_0 (
-    .clk(clk),
-    .d_in(decode2_to_cr_file),
-    .d_out(cr_file_to_decode2),
-    .sim_dump(sim_cr_dump),
-    .w_in(writeback_to_cr_file)
-  );
-  dcache_64_32_2_64_2_12 dcache_0 (
-    .clk(clk),
-    .d_in(loadstore1_to_dcache),
-    .d_out(dcache_to_loadstore1),
-    .m_in(mmu_to_dcache),
-    .m_out(dcache_to_mmu),
-    .rst(rst_dcache),
-    .stall_out(dcache_stall_out),
-    .wishbone_in(wishbone_data_in),
-    .wishbone_out(_2_)
-  );
-  core_debug debug_0 (
-    .clk(clk),
-    .core_rst(dbg_core_rst),
-    .core_stop(dbg_core_stop),
-    .core_stopped(dbg_core_is_stopped),
-    .dbg_gpr_ack(dbg_gpr_ack),
-    .dbg_gpr_addr(dbg_gpr_addr),
-    .dbg_gpr_data(dbg_gpr_data),
-    .dbg_gpr_req(dbg_gpr_req),
-    .dmi_ack(_4_),
-    .dmi_addr(dmi_addr),
-    .dmi_din(dmi_din),
-    .dmi_dout(_3_),
-    .dmi_req(dmi_req),
-    .dmi_wr(dmi_wr),
-    .icache_rst(dbg_icache_rst),
-    .msr(msr),
-    .nia(fetch1_to_icache[67:4]),
-    .rst(rst_dbg),
-    .terminate(terminate),
-    .terminated_out(_5_)
-  );
-  decode1 decode1_0 (
-    .clk(clk),
-    .d_out(decode1_to_decode2),
-    .f_in(fetch2_to_decode1),
-    .flush_in(flush),
-    .rst(rst_dec1),
-    .stall_in(decode2_stall_out)
-  );
-  decode2_bf8b4530d8d246dd74ac53a13471bba17941dff7 decode2_0 (
-    .c_in(cr_file_to_decode2),
-    .c_out(decode2_to_cr_file),
-    .clk(clk),
-    .complete_in(complete),
-    .d_in(decode1_to_decode2),
-    .e_out(decode2_to_execute1),
-    .flush_in(flush),
-    .r_in(register_file_to_decode2),
-    .r_out(decode2_to_register_file),
-    .rst(rst_dec2),
-    .stall_in(decode2_stall_in),
-    .stall_out(decode2_stall_out),
-    .stopped_out(dbg_core_is_stopped)
-  );
-  execute1_bf8b4530d8d246dd74ac53a13471bba17941dff7 execute1_0 (
-    .clk(clk),
-    .dbg_msr_out(msr),
-    .e_in(decode2_to_execute1),
-    .e_out(execute1_to_writeback),
-    .ext_irq_in(ext_irq),
-    .f_out(execute1_to_fetch1),
-    .flush_out(flush),
-    .icache_inval(ex1_icache_inval),
-    .l_in(loadstore1_to_execute1),
-    .l_out(execute1_to_loadstore1),
-    .rst(rst_ex1),
-    .stall_out(ex1_stall_out),
-    .terminate_out(terminate)
-  );
-  fetch1_3f28fda38b1ec2f6fdb16c0bce5a53c28d1424e5 fetch1_0 (
-    .alt_reset_in(alt_reset_d),
-    .clk(clk),
-    .e_in(execute1_to_fetch1),
-    .flush_in(flush),
-    .i_out(fetch1_to_icache),
-    .rst(rst_fetch1),
-    .stall_in(fetch1_stall_in),
-    .stop_in(dbg_core_stop)
-  );
-  fetch2 fetch2_0 (
-    .clk(clk),
-    .f_out(fetch2_to_decode1),
-    .flush_in(flush),
-    .i_in(icache_to_fetch2),
-    .rst(rst_fetch2),
-    .stall_in(decode2_stall_out)
-  );
-  icache_64_32_2_64_12_56_5ba93c9db0cff93f52b521d7420e43f6eda2784f icache_0 (
-    .clk(clk),
-    .flush_in(flush),
-    .i_in(fetch1_to_icache),
-    .i_out(icache_to_fetch2),
-    .inval_in(_1_),
-    .m_in(mmu_to_icache),
-    .rst(rst_icache),
-    .stall_out(icache_stall_out),
-    .wishbone_in(wishbone_insn_in),
-    .wishbone_out(_0_)
-  );
-  loadstore1 loadstore1_0 (
-    .clk(clk),
-    .d_in(dcache_to_loadstore1),
-    .d_out(loadstore1_to_dcache),
-    .dc_stall(dcache_stall_out),
-    .e_out(loadstore1_to_execute1),
-    .l_in(execute1_to_loadstore1),
-    .l_out(loadstore1_to_writeback),
-    .m_in(mmu_to_loadstore1),
-    .m_out(loadstore1_to_mmu),
-    .rst(rst_ls1),
-    .stall_out(ls1_stall_out)
-  );
-  mmu mmu_0 (
-    .clk(clk),
-    .d_in(dcache_to_mmu),
-    .d_out(mmu_to_dcache),
-    .i_out(mmu_to_icache),
-    .l_in(loadstore1_to_mmu),
-    .l_out(mmu_to_loadstore1),
-    .rst(core_rst)
-  );
-  register_file_5ba93c9db0cff93f52b521d7420e43f6eda2784f register_file_0 (
-    .clk(clk),
-    .d_in(decode2_to_register_file),
-    .d_out(register_file_to_decode2),
-    .dbg_gpr_ack(dbg_gpr_ack),
-    .dbg_gpr_addr(dbg_gpr_addr),
-    .dbg_gpr_data(dbg_gpr_data),
-    .dbg_gpr_req(dbg_gpr_req),
-    .sim_dump(terminate),
-    .sim_dump_done(sim_cr_dump),
-    .w_in(writeback_to_register_file)
-  );
-  writeback writeback_0 (
-    .c_out(writeback_to_cr_file),
-    .clk(clk),
-    .complete_out(complete),
-    .e_in(execute1_to_writeback),
-    .l_in(loadstore1_to_writeback),
-    .w_out(writeback_to_register_file)
-  );
-  assign wishbone_insn_out = _0_;
-  assign wishbone_data_out = _2_;
-  assign dmi_dout = _3_;
-  assign dmi_ack = _4_;
-  assign terminated_out = _5_;
-endmodule
-
-module core_debug(clk, rst, dmi_addr, dmi_din, dmi_req, dmi_wr, terminate, core_stopped, nia, msr, dbg_gpr_ack, dbg_gpr_data, dmi_dout, dmi_ack, core_stop, core_rst, icache_rst, dbg_gpr_req, dbg_gpr_addr, terminated_out);
-  wire _00_;
-  wire _01_;
-  wire _02_;
-  wire _03_;
-  wire _04_;
-  wire _05_;
-  wire _06_;
-  wire _07_;
-  wire [63:0] _08_;
-  wire _09_;
-  wire _10_;
-  wire _11_;
-  wire _12_;
-  wire _13_;
-  wire _14_;
-  wire _15_;
-  wire _16_;
-  wire _17_;
-  wire _18_;
-  wire _19_;
-  wire _20_;
-  wire [5:0] _21_;
-  wire _22_;
-  wire _23_;
-  wire _24_;
-  wire _25_;
-  wire _26_;
-  wire [5:0] _27_;
-  wire _28_;
-  wire _29_;
-  wire _30_;
-  wire _31_;
-  wire _32_;
-  wire [5:0] _33_;
-  wire _34_;
-  wire _35_;
-  wire _36_;
-  wire _37_;
-  wire _38_;
-  wire _39_;
-  wire _40_;
-  wire _41_;
-  wire _42_;
-  wire _43_;
-  wire _44_;
-  wire _45_;
-  wire _46_;
-  wire _47_;
-  wire [5:0] _48_;
-  wire _49_;
-  wire _50_;
-  input clk;
-  output core_rst;
-  output core_stop;
-  input core_stopped;
-  input dbg_gpr_ack;
-  output [5:0] dbg_gpr_addr;
-  input [63:0] dbg_gpr_data;
-  output dbg_gpr_req;
-  output dmi_ack;
-  input [3:0] dmi_addr;
-  input [63:0] dmi_din;
-  output [63:0] dmi_dout;
-  input dmi_req;
-  reg dmi_req_1;
-  input dmi_wr;
-  reg do_icreset;
-  reg do_reset;
-  reg do_step;
-  reg [5:0] gspr_index;
-  output icache_rst;
-  input [63:0] msr;
-  input [63:0] nia;
-  input rst;
-  reg stopping;
-  input terminate;
-  reg terminated;
-  output terminated_out;
-  assign _00_ = dmi_addr != 4'h5;
-  assign _01_ = _00_ ? dmi_req : dbg_gpr_ack;
-  assign _02_ = dmi_addr == 4'h5;
-  assign _03_ = _02_ ? dmi_req : 1'h0;
-  assign _04_ = dmi_addr == 4'h1;
-  assign _05_ = dmi_addr == 4'h2;
-  assign _06_ = dmi_addr == 4'h3;
-  assign _07_ = dmi_addr == 4'h5;
-  function [63:0] \17699 ;
-    input [63:0] a;
-    input [255:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \17699  = b[63:0];
-      4'b??1?:
-        \17699  = b[127:64];
-      4'b?1??:
-        \17699  = b[191:128];
-      4'b1???:
-        \17699  = b[255:192];
-      default:
-        \17699  = a;
-    endcase
-  endfunction
-  assign _08_ = \17699 (64'h0000000000000000, { dbg_gpr_data, msr, nia, 61'h0000000000000000, terminated, core_stopped, stopping }, { _07_, _06_, _05_, _04_ });
-  assign _09_ = ~ dmi_req_1;
-  assign _10_ = dmi_req & _09_;
-  assign _11_ = dmi_addr == 4'h0;
-  assign _12_ = dmi_din[1] ? 1'h1 : 1'h0;
-  assign _13_ = dmi_din[1] ? 1'h0 : terminated;
-  assign _14_ = dmi_din[0] ? 1'h1 : stopping;
-  assign _15_ = dmi_din[3] ? 1'h1 : 1'h0;
-  assign _16_ = dmi_din[3] ? 1'h0 : _13_;
-  assign _17_ = dmi_din[2] ? 1'h1 : 1'h0;
-  assign _18_ = dmi_din[4] ? 1'h0 : _14_;
-  assign _19_ = dmi_din[4] ? 1'h0 : _16_;
-  assign _20_ = dmi_addr == 4'h4;
-  assign _21_ = _20_ ? dmi_din[5:0] : gspr_index;
-  assign _22_ = _34_ ? _18_ : stopping;
-  assign _23_ = _11_ ? _15_ : 1'h0;
-  assign _24_ = _11_ ? _12_ : 1'h0;
-  assign _25_ = _11_ ? _17_ : 1'h0;
-  assign _26_ = _38_ ? _19_ : terminated;
-  assign _27_ = _11_ ? gspr_index : _21_;
-  assign _28_ = dmi_wr & _11_;
-  assign _29_ = dmi_wr ? _23_ : 1'h0;
-  assign _30_ = dmi_wr ? _24_ : 1'h0;
-  assign _31_ = dmi_wr ? _25_ : 1'h0;
-  assign _32_ = dmi_wr & _11_;
-  assign _33_ = _39_ ? _27_ : gspr_index;
-  assign _34_ = _10_ & _28_;
-  assign _35_ = _10_ ? _29_ : 1'h0;
-  assign _36_ = _10_ ? _30_ : 1'h0;
-  assign _37_ = _10_ ? _31_ : 1'h0;
-  assign _38_ = _10_ & _32_;
-  assign _39_ = _10_ & dmi_wr;
-  assign _40_ = terminate ? 1'h1 : _22_;
-  assign _41_ = terminate ? 1'h1 : _26_;
-  assign _42_ = rst ? dmi_req_1 : dmi_req;
-  assign _43_ = rst ? 1'h0 : _40_;
-  assign _44_ = rst ? 1'h0 : _35_;
-  assign _45_ = rst ? 1'h0 : _36_;
-  assign _46_ = rst ? 1'h0 : _37_;
-  assign _47_ = rst ? 1'h0 : _41_;
-  assign _48_ = rst ? gspr_index : _33_;
-  always @(posedge clk)
-    dmi_req_1 <= _42_;
-  always @(posedge clk)
-    stopping <= _43_;
-  always @(posedge clk)
-    do_step <= _44_;
-  always @(posedge clk)
-    do_reset <= _45_;
-  always @(posedge clk)
-    do_icreset <= _46_;
-  always @(posedge clk)
-    terminated <= _47_;
-  always @(posedge clk)
-    gspr_index <= _48_;
-  assign _49_ = ~ do_step;
-  assign _50_ = stopping & _49_;
-  assign dmi_dout = _08_;
-  assign dmi_ack = _01_;
-  assign core_stop = _50_;
-  assign core_rst = do_reset;
-  assign icache_rst = do_icreset;
-  assign dbg_gpr_req = _03_;
-  assign dbg_gpr_addr = gspr_index;
-  assign terminated_out = terminated;
-endmodule
-
-module cr_file_5ba93c9db0cff93f52b521d7420e43f6eda2784f(clk, d_in, w_in, sim_dump, d_out);
-  wire [3:0] _0_;
-  wire [3:0] _1_;
-  wire [3:0] _2_;
-  wire [3:0] _3_;
-  wire [3:0] _4_;
-  wire [3:0] _5_;
-  wire [3:0] _6_;
-  wire [3:0] _7_;
-  wire [31:0] _8_;
-  wire [4:0] _9_;
-  input clk;
-  reg [31:0] crs = 32'd0;
-  input d_in;
-  output [36:0] d_out;
-  input sim_dump;
-  input [46:0] w_in;
-  reg [4:0] xerc = 5'h00;
-  wire [4:0] xerc_updated;
-  assign _0_ = w_in[1] ? w_in[12:9] : crs[3:0];
-  assign _1_ = w_in[2] ? w_in[16:13] : crs[7:4];
-  assign _2_ = w_in[3] ? w_in[20:17] : crs[11:8];
-  assign _3_ = w_in[4] ? w_in[24:21] : crs[15:12];
-  assign _4_ = w_in[5] ? w_in[28:25] : crs[19:16];
-  assign _5_ = w_in[6] ? w_in[32:29] : crs[23:20];
-  assign _6_ = w_in[7] ? w_in[36:33] : crs[27:24];
-  assign _7_ = w_in[8] ? w_in[40:37] : crs[31:28];
-  assign xerc_updated = w_in[41] ? w_in[46:42] : xerc;
-  assign _8_ = w_in[0] ? { _7_, _6_, _5_, _4_, _3_, _2_, _1_, _0_ } : crs;
-  always @(posedge clk)
-    crs <= _8_;
-  assign _9_ = w_in[41] ? xerc_updated : xerc;
-  always @(posedge clk)
-    xerc <= _9_;
-  assign d_out = { xerc_updated, _7_, _6_, _5_, _4_, _3_, _2_, _1_, _0_ };
-endmodule
-
-module cr_hazard_1(clk, stall_in, cr_read_in, cr_write_in, stall_out);
-  wire _0_;
-  wire _1_;
-  wire _2_;
-  wire _3_;
-  wire _4_;
-  wire _5_;
-  input clk;
-  input cr_read_in;
-  input cr_write_in;
-  reg r = 1'h0;
-  input stall_in;
-  output stall_out;
-  assign _0_ = ~ stall_in;
-  assign _1_ = _0_ ? cr_write_in : r;
-  always @(posedge clk)
-    r <= _1_;
-  assign _2_ = r == cr_read_in;
-  assign _3_ = _2_ ? 1'h1 : 1'h0;
-  assign _4_ = ~ cr_read_in;
-  assign _5_ = _4_ ? 1'h0 : _3_;
-  assign stall_out = _5_;
-endmodule
-
-module dcache_64_32_2_64_2_12(clk, rst, d_in, m_in, wishbone_in, d_out, m_out, stall_out, wishbone_out);
-  wire _0000_;
-  wire _0001_;
-  wire _0002_;
-  wire _0003_;
-  wire _0004_;
-  wire _0005_;
-  wire _0006_;
-  wire [146:0] _0007_;
-  wire [146:0] _0008_;
-  wire _0009_;
-  wire _0010_;
-  wire [145:0] _0011_;
-  wire _0012_;
-  reg _0013_ = 1'h1;
-  wire _0014_;
-  wire _0015_;
-  wire _0016_;
-  wire [5:0] _0017_;
-  wire [5:0] _0018_;
-  wire [5:0] _0019_;
-  wire _0020_;
-  wire _0021_;
-  wire _0022_;
-  wire _0023_;
-  wire _0024_;
-  wire _0025_;
-  wire _0026_;
-  wire _0027_;
-  wire _0028_;
-  wire _0029_;
-  wire _0030_;
-  wire _0031_;
-  wire _0032_;
-  wire _0033_;
-  wire _0034_;
-  wire _0035_;
-  wire _0036_;
-  wire _0037_;
-  wire _0038_;
-  wire _0039_;
-  wire _0040_;
-  wire _0041_;
-  wire _0042_;
-  wire _0043_;
-  wire _0044_;
-  wire _0045_;
-  wire _0046_;
-  wire _0047_;
-  wire _0048_;
-  wire _0049_;
-  wire _0050_;
-  wire _0051_;
-  wire _0052_;
-  wire _0053_;
-  wire _0054_;
-  wire _0055_;
-  wire _0056_;
-  wire _0057_;
-  wire _0058_;
-  wire _0059_;
-  wire _0060_;
-  wire _0061_;
-  wire _0062_;
-  wire _0063_;
-  wire _0064_;
-  wire _0065_;
-  wire _0066_;
-  wire _0067_;
-  wire _0068_;
-  wire _0069_;
-  wire _0070_;
-  wire _0071_;
-  wire _0072_;
-  wire _0073_;
-  wire _0074_;
-  wire _0075_;
-  wire _0076_;
-  wire _0077_;
-  wire _0078_;
-  wire _0079_;
-  wire _0080_;
-  wire _0081_;
-  wire _0082_;
-  wire _0083_;
-  wire _0084_;
-  wire _0085_;
-  wire _0086_;
-  wire _0087_;
-  wire _0088_;
-  wire _0089_;
-  wire _0090_;
-  wire _0091_;
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-  wire _0097_;
-  wire _0098_;
-  wire _0099_;
-  wire _0100_;
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-  wire _0111_;
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-  wire _0116_;
-  wire _0117_;
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-  wire _0120_;
-  wire _0121_;
-  wire _0122_;
-  wire _0123_;
-  wire _0124_;
-  wire _0125_;
-  wire _0126_;
-  wire _0127_;
-  wire _0128_;
-  wire _0129_;
-  wire _0130_;
-  wire _0131_;
-  wire _0132_;
-  wire _0133_;
-  wire _0134_;
-  wire _0135_;
-  wire _0136_;
-  wire _0137_;
-  wire _0138_;
-  wire _0139_;
-  wire _0140_;
-  wire _0141_;
-  wire _0142_;
-  wire _0143_;
-  wire _0144_;
-  wire _0145_;
-  wire _0146_;
-  wire _0147_;
-  wire _0148_;
-  wire _0149_;
-  wire _0150_;
-  wire _0151_;
-  wire _0152_;
-  wire _0153_;
-  wire _0154_;
-  wire _0155_;
-  wire _0156_;
-  wire _0157_;
-  wire _0158_;
-  wire [5:0] _0159_;
-  wire [127:0] _0160_;
-  wire [5:0] _0161_;
-  wire _0162_;
-  wire [5:0] _0163_;
-  wire [127:0] _0164_;
-  wire [127:0] _0165_;
-  wire [127:0] _0166_;
-  wire _0167_;
-  wire _0168_;
-  wire _0169_;
-  wire _0170_;
-  wire _0171_;
-  wire _0172_;
-  wire _0173_;
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-  wire _0175_;
-  wire _0176_;
-  wire _0177_;
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-  wire _0180_;
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-  wire _0191_;
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-  wire _0195_;
-  wire _0196_;
-  wire _0197_;
-  wire _0198_;
-  wire _0199_;
-  wire _0200_;
-  wire _0201_;
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-  wire _0250_;
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-  wire _0270_;
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-  wire [89:0] _3034_;
-  wire [89:0] _3035_;
-  wire [89:0] _3036_;
-  wire [89:0] _3037_;
-  wire [89:0] _3038_;
-  reg [2879:0] cache_tags;
-  reg [63:0] cache_valids;
-  wire cancel_store;
-  wire clear_rsrv;
-  input clk;
-  input [142:0] d_in;
-  output [67:0] d_out;
-  reg [127:0] dtlb_valids;
-  wire [7:0] early_req_row;
-  input [131:0] m_in;
-  output [66:0] m_out;
-  wire \maybe_plrus.plrus%0.plru_acc_en ;
-  wire \maybe_plrus.plrus%0.plru_out ;
-  wire \maybe_plrus.plrus%1.plru_acc_en ;
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-  assign _0244_ = _0242_ & _0243_;
-  assign \maybe_plrus.plrus%13.plru_acc_en  = _0244_ ? 1'h1 : 1'h0;
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-  assign \maybe_plrus.plrus%31.plru_acc_en  = _0334_ ? 1'h1 : 1'h0;
-  assign _0335_ = r0[143] | r0[145];
-  assign _0336_ = ~ _0335_;
-  assign _0337_ = r0_valid & _0336_;
-  assign _0338_ = 5'h1f - r0[17:13];
-  assign _0339_ = _0337_ & _1465_;
-  assign _0340_ = 5'h1f - r0[17:13];
-  assign _0341_ = _1476_[44:0] == { tlb_pte_way[55:12], r0[18] };
-  assign _0342_ = _0339_ & _0341_;
-  assign _0343_ = _0342_ & tlb_valid_way[0];
-  assign _0344_ = _0343_ ? 1'h1 : 1'h0;
-  assign _0345_ = _0343_ ? 1'h0 : 1'h0;
-  assign _0346_ = 5'h1f - r0[17:13];
-  assign _0347_ = _0337_ & _1487_;
-  assign _0348_ = 5'h1f - r0[17:13];
-  assign _0349_ = _1498_[89:45] == { tlb_pte_way[55:12], r0[18] };
-  assign _0350_ = _0347_ & _0349_;
-  assign _0351_ = _0350_ & tlb_valid_way[0];
-  assign _0352_ = _0351_ ? 1'h1 : _0344_;
-  assign _0353_ = _0351_ ? 1'h1 : _0345_;
-  assign _0354_ = 5'h1f - r0[17:13];
-  assign _0355_ = _0337_ & _1509_;
-  assign _0356_ = 5'h1f - r0[17:13];
-  assign _0357_ = _1520_[44:0] == { tlb_pte_way[119:76], r0[18] };
-  assign _0358_ = _0355_ & _0357_;
-  assign _0359_ = _0358_ & tlb_valid_way[1];
-  assign _0360_ = _0359_ ? 1'h1 : 1'h0;
-  assign _0361_ = _0359_ ? 1'h0 : 1'h0;
-  assign _0362_ = 5'h1f - r0[17:13];
-  assign _0363_ = _0337_ & _1531_;
-  assign _0364_ = 5'h1f - r0[17:13];
-  assign _0365_ = _1542_[89:45] == { tlb_pte_way[119:76], r0[18] };
-  assign _0366_ = _0363_ & _0365_;
-  assign _0367_ = _0366_ & tlb_valid_way[1];
-  assign _0368_ = _0367_ ? 1'h1 : _0360_;
-  assign _0369_ = _0367_ ? 1'h1 : _0361_;
-  assign _0370_ = 1'h1 - tlb_hit_way;
-  assign _0371_ = tlb_hit ? _1543_ : 1'h0;
-  assign _0372_ = tlb_hit ? _1544_ : 1'h0;
-  assign _0373_ = 5'h1f - r0[17:13];
-  assign _0374_ = _0337_ & _1555_;
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-  assign _0376_ = _1566_[44:0] == r0[62:18];
-  assign _0377_ = _0374_ & _0376_;
-  assign _0378_ = _0377_ ? 1'h1 : 1'h0;
-  assign _0379_ = 5'h1f - r0[17:13];
-  assign _0380_ = _0337_ & _1577_;
-  assign _0381_ = 5'h1f - r0[17:13];
-  assign _0382_ = _1588_[89:45] == r0[62:18];
-  assign _0383_ = _0380_ & _0382_;
-  assign _0384_ = _0383_ ? 1'h1 : _0378_;
-  assign _0385_ = _0383_ ? 1'h1 : 1'h0;
-  assign _0386_ = r0[5] ? _0371_ : _0384_;
-  assign req_hit_way = r0[5] ? _0372_ : _0385_;
-  assign _0387_ = 5'h1f - r0[17:13];
-  assign _0388_ = r0[1] | perm_attr[1];
-  assign rc_ok = perm_attr[0] & _0388_;
-  assign _0389_ = ~ perm_attr[3];
-  assign _0390_ = r0[6] | _0389_;
-  assign _0391_ = r0[1] & perm_attr[4];
-  assign _0392_ = perm_attr[5] | _0391_;
-  assign perm_ok = _0390_ & _0392_;
-  assign _0393_ = r0[3] | perm_attr[2];
-  assign _0394_ = valid_ra & rc_ok;
-  assign _0395_ = _0394_ & perm_ok;
-  assign _0396_ = { r0[1], _0393_, _0386_ } == 3'h5;
-  assign _0397_ = { r0[1], _0393_, _0386_ } == 3'h4;
-  assign _0398_ = { r0[1], _0393_, _0386_ } == 3'h6;
-  assign _0399_ = { r0[1], _0393_, _0386_ } == 3'h1;
-  assign _0400_ = { r0[1], _0393_, _0386_ } == 3'h0;
-  assign _0401_ = { r0[1], _0393_, _0386_ } == 3'h2;
-  assign _0402_ = { r0[1], _0393_, _0386_ } == 3'h3;
-  assign _0403_ = { r0[1], _0393_, _0386_ } == 3'h7;
-  function [2:0] \12974 ;
-    input [2:0] a;
-    input [23:0] b;
-    input [7:0] s;
-    (* parallel_case *)
-    casez (s)
-      8'b???????1:
-        \12974  = b[2:0];
-      8'b??????1?:
-        \12974  = b[5:3];
-      8'b?????1??:
-        \12974  = b[8:6];
-      8'b????1???:
-        \12974  = b[11:9];
-      8'b???1????:
-        \12974  = b[14:12];
-      8'b??1?????:
-        \12974  = b[17:15];
-      8'b?1??????:
-        \12974  = b[20:18];
-      8'b1???????:
-        \12974  = b[23:21];
-      default:
-        \12974  = a;
-    endcase
-  endfunction
-  assign _0404_ = \12974 (3'h0, 24'h93fcd1, { _0403_, _0402_, _0401_, _0400_, _0399_, _0398_, _0397_, _0396_ });
-  assign _0405_ = _0395_ ? _0404_ : 3'h5;
-  assign req_op = _0337_ ? _0405_ : 3'h0;
-  assign _0406_ = ~ _0409_;
-  assign _0407_ = m_in[0] ? m_in[14:7] : d_in[17:10];
-  assign early_req_row = _0406_ ? _0407_ : r0[17:10];
-  assign _0408_ = _0629_[68:66] != 3'h0;
-  assign _0409_ = _0408_ ? 1'h1 : 1'h0;
-  assign _0410_ = r0_valid & r0[4];
-  assign _0411_ = ~ reservation[0];
-  assign _0412_ = r0[70:13] != reservation[58:1];
-  assign _0413_ = _0411_ | _0412_;
-  assign _0414_ = _0413_ ? 1'h1 : 1'h0;
-  assign _0415_ = r0[1] ? 1'h0 : _0414_;
-  assign _0416_ = r0[1] ? 1'h1 : 1'h0;
-  assign _0417_ = r0[1] ? 1'h0 : 1'h1;
-  assign cancel_store = _0410_ ? _0415_ : 1'h0;
-  assign set_rsrv = _0410_ ? _0416_ : 1'h0;
-  assign clear_rsrv = _0410_ ? _0417_ : 1'h0;
-  assign _0418_ = rst | clear_rsrv;
-  assign _0419_ = set_rsrv ? { r0[70:13], 1'h1 } : reservation;
-  assign _0420_ = _0418_ ? 1'h0 : _0419_[0];
-  assign _0421_ = _0418_ ? reservation[58:1] : _0419_[58:1];
-  always @(posedge clk)
-    reservation <= { _0421_, _0420_ };
-  assign _0422_ = 1'h1 - _0508_[144];
-  assign _0423_ = 1'h1 - _0508_[144];
-  assign _0424_ = _0629_[64] & _0629_[65];
-  assign _0425_ = _0424_ != 1'h1;
-  assign _0426_ = _0629_[64] | _0629_[65];
-  assign _0427_ = _0426_ & _0508_[145];
-  assign _0428_ = _0427_ != 1'h1;
-  assign _0429_ = ~ _0508_[143];
-  assign _0430_ = _0508_[145] ? 1'h1 : 1'h0;
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-    input [2:0] a;
-    input [20:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \13596  = b[2:0];
-      7'b?????1?:
-        \13596  = b[5:3];
-      7'b????1??:
-        \13596  = b[8:6];
-      7'b???1???:
-        \13596  = b[11:9];
-      7'b??1????:
-        \13596  = b[14:12];
-      7'b?1?????:
-        \13596  = b[17:15];
-      7'b1??????:
-        \13596  = b[20:18];
-      default:
-        \13596  = a;
-    endcase
-  endfunction
-  assign _0555_ = \13596 (3'hx, { _0629_[68:66], _0629_[68:66], _0629_[68:66], _0544_[2:0], 6'h21, _0629_[68:66] }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
-  function [31:0] \13600 ;
-    input [31:0] a;
-    input [223:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \13600  = b[31:0];
-      7'b?????1?:
-        \13600  = b[63:32];
-      7'b????1??:
-        \13600  = b[95:64];
-      7'b???1???:
-        \13600  = b[127:96];
-      7'b??1????:
-        \13600  = b[159:128];
-      7'b?1?????:
-        \13600  = b[191:160];
-      7'b1??????:
-        \13600  = b[223:192];
-      default:
-        \13600  = a;
-    endcase
-  endfunction
-  assign _0556_ = \13600 (32'hxxxxxxxx, { _0629_[100:69], _0629_[100:69], _0629_[100:69], _0544_[34:3], ra[31:3], 3'h0, ra[31:6], 6'h00, _0629_[100:69] }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
-  function [63:0] \13604 ;
-    input [63:0] a;
-    input [447:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \13604  = b[63:0];
-      7'b?????1?:
-        \13604  = b[127:64];
-      7'b????1??:
-        \13604  = b[191:128];
-      7'b???1???:
-        \13604  = b[255:192];
-      7'b??1????:
-        \13604  = b[319:256];
-      7'b?1?????:
-        \13604  = b[383:320];
-      7'b1??????:
-        \13604  = b[447:384];
-      default:
-        \13604  = a;
-    endcase
-  endfunction
-  assign _0557_ = \13604 (64'hxxxxxxxxxxxxxxxx, { _0629_[164:101], _0629_[164:101], _0629_[164:101], _0544_[98:35], _0629_[164:101], _0629_[164:101], _0629_[164:101] }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
-  function [0:0] \13608 ;
-    input [0:0] a;
-    input [6:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \13608  = b[0:0];
-      7'b?????1?:
-        \13608  = b[1:1];
-      7'b????1??:
-        \13608  = b[2:2];
-      7'b???1???:
-        \13608  = b[3:3];
-      7'b??1????:
-        \13608  = b[4:4];
-      7'b?1?????:
-        \13608  = b[5:5];
-      7'b1??????:
-        \13608  = b[6:6];
-      default:
-        \13608  = a;
-    endcase
-  endfunction
-  assign _0558_ = \13608 (1'hx, { _0629_[165], _0629_[165], _0629_[165], _0544_[99], 2'h3, _0629_[165] }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
-  function [0:0] \13612 ;
-    input [0:0] a;
-    input [6:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \13612  = b[0:0];
-      7'b?????1?:
-        \13612  = b[1:1];
-      7'b????1??:
-        \13612  = b[2:2];
-      7'b???1???:
-        \13612  = b[3:3];
-      7'b??1????:
-        \13612  = b[4:4];
-      7'b?1?????:
-        \13612  = b[5:5];
-      7'b1??????:
-        \13612  = b[6:6];
-      default:
-        \13612  = a;
-    endcase
-  endfunction
-  assign _0559_ = \13612 (1'hx, { _0629_[166], _0629_[166], _0629_[166], _0544_[100], 2'h3, _0629_[166] }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
-  function [7:0] \13616 ;
-    input [7:0] a;
-    input [55:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \13616  = b[7:0];
-      7'b?????1?:
-        \13616  = b[15:8];
-      7'b????1??:
-        \13616  = b[23:16];
-      7'b???1???:
-        \13616  = b[31:24];
-      7'b??1????:
-        \13616  = b[39:32];
-      7'b?1?????:
-        \13616  = b[47:40];
-      7'b1??????:
-        \13616  = b[55:48];
-      default:
-        \13616  = a;
-    endcase
-  endfunction
-  assign _0560_ = \13616 (8'hxx, { _0629_[174:167], _0629_[174:167], _0629_[174:167], _0544_[108:101], r0[142:135], 8'hff, _0629_[174:167] }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
-  function [0:0] \13620 ;
-    input [0:0] a;
-    input [6:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \13620  = b[0:0];
-      7'b?????1?:
-        \13620  = b[1:1];
-      7'b????1??:
-        \13620  = b[2:2];
-      7'b???1???:
-        \13620  = b[3:3];
-      7'b??1????:
-        \13620  = b[4:4];
-      7'b?1?????:
-        \13620  = b[5:5];
-      7'b1??????:
-        \13620  = b[6:6];
-      default:
-        \13620  = a;
-    endcase
-  endfunction
-  assign _0561_ = \13620 (1'hx, { _0629_[175], _0629_[175], _0629_[175], _0544_[109], 2'h0, _0629_[175] }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
-  function [0:0] \13624 ;
-    input [0:0] a;
-    input [6:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \13624  = b[0:0];
-      7'b?????1?:
-        \13624  = b[1:1];
-      7'b????1??:
-        \13624  = b[2:2];
-      7'b???1???:
-        \13624  = b[3:3];
-      7'b??1????:
-        \13624  = b[4:4];
-      7'b?1?????:
-        \13624  = b[5:5];
-      7'b1??????:
-        \13624  = b[6:6];
-      default:
-        \13624  = a;
-    endcase
-  endfunction
-  assign _0562_ = \13624 (1'hx, { _0629_[176], _0629_[176], _0629_[176], _0545_[0], _0629_[176], replace_way, _0629_[176] }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
-  function [7:0] \13628 ;
-    input [7:0] a;
-    input [55:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \13628  = b[7:0];
-      7'b?????1?:
-        \13628  = b[15:8];
-      7'b????1??:
-        \13628  = b[23:16];
-      7'b???1???:
-        \13628  = b[31:24];
-      7'b??1????:
-        \13628  = b[39:32];
-      7'b?1?????:
-        \13628  = b[47:40];
-      7'b1??????:
-        \13628  = b[55:48];
-      default:
-        \13628  = a;
-    endcase
-  endfunction
-  assign _0563_ = \13628 (8'hxx, { _0629_[184:177], _0629_[184:177], _0629_[184:177], _0545_[8:1], _0629_[184:177], ra[10:6], 3'h0, _0629_[184:177] }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
-  function [4:0] \13632 ;
-    input [4:0] a;
-    input [34:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \13632  = b[4:0];
-      7'b?????1?:
-        \13632  = b[9:5];
-      7'b????1??:
-        \13632  = b[14:10];
-      7'b???1???:
-        \13632  = b[19:15];
-      7'b??1????:
-        \13632  = b[24:20];
-      7'b?1?????:
-        \13632  = b[29:25];
-      7'b1??????:
-        \13632  = b[34:30];
-      default:
-        \13632  = a;
-    endcase
-  endfunction
-  assign _0564_ = \13632 (5'hxx, { _0629_[189:185], _0629_[189:185], _0629_[189:185], _0545_[13:9], _0629_[189:185], r0[17:13], _0629_[189:185] }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
-  assign _0565_ = _0629_[68:66] == 3'h0;
-  assign _0566_ = ~ _0629_[166];
-  assign _0567_ = ~ wishbone_in[65];
-  assign _0568_ = ~ _0566_;
-  assign _0569_ = _0567_ & _0568_;
-  assign _0570_ = _0629_[74:72] == 3'h7;
-  assign _0571_ = _0575_ ? 1'h0 : _0629_[166];
-  assign _0572_ = _0576_ ? 1'h1 : _0566_;
-  assign _0573_ = _0629_[74:72] + 3'h1;
-  assign _0574_ = _0569_ ? { _0629_[100:75], _0573_, _0629_[71:69] } : _0629_[100:69];
-  assign _0575_ = _0569_ & _0570_;
-  assign _0576_ = _0569_ & _0570_;
-  assign _0577_ = { 24'h000000, _0629_[184:177] } == { 24'h000000, _0508_[17:10] };
-  assign _0578_ = ~ _0508_[2];
-  assign _0579_ = _0577_ & _0578_;
-  assign _0580_ = _0589_ ? wishbone_in[63:0] : _0629_[63:0];
-  assign _0581_ = _0629_[179:177] == 3'h7;
-  assign _0582_ = _0572_ & _0581_;
-  assign _0583_ = 5'h1f - _0629_[189:185];
-  assign _0584_ = _0588_ ? { _2614_, _2613_, _2612_, _2611_, _2610_, _2609_, _2608_, _2607_, _2606_, _2605_, _2604_, _2603_, _2602_, _2601_, _2600_, _2599_, _2598_, _2597_, _2596_, _2595_, _2594_, _2593_, _2592_, _2591_, _2590_, _2589_, _2588_, _2587_, _2586_, _2585_, _2584_, _2583_, _2582_, _2581_, _2580_, _2579_, _2578_, _2577_, _2576_, _2575_, _2574_, _2573_, _2572_, _2571_, _2570_, _2569_, _2568_, _2567_, _2566_, _2565_, _2564_, _2563_, _2562_, _2561_, _2560_, _2559_, _2558_, _2557_, _2556_, _2555_, _2554_, _2553_, _2552_, _2551_ } : cache_valids;
-  assign _0585_ = _0590_ ? 3'h2 : _0629_[68:66];
-  assign _0586_ = _0591_ ? 1'h0 : _0629_[165];
-  assign _0587_ = _0629_[179:177] + 3'h1;
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-  assign _0589_ = wishbone_in[64] & _0579_;
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-  assign _0591_ = wishbone_in[64] & _0582_;
-  assign _0592_ = wishbone_in[64] ? { _0629_[184:180], _0587_ } : _0629_[184:177];
-  assign _0593_ = _0629_[68:66] == 3'h1;
-  assign _0594_ = _0629_[68:66] == 3'h2;
-  assign _0595_ = ~ wishbone_in[65];
-  assign _0596_ = _0595_ ? 1'h0 : _0629_[166];
-  assign _0597_ = _0629_[68:66] == 3'h4;
-  assign _0598_ = _0597_ ? wishbone_in[63:0] : _0629_[63:0];
-  assign _0599_ = wishbone_in[64] ? { 1'h1, _0598_ } : { 1'h0, _0629_[63:0] };
-  assign _0600_ = wishbone_in[64] ? 3'h0 : _0629_[68:66];
-  assign _0601_ = wishbone_in[64] ? 2'h0 : { _0596_, _0629_[165] };
-  assign _0602_ = _0629_[68:66] == 3'h3;
-  assign _0603_ = _0629_[68:66] == 3'h4;
-  assign _0604_ = _0602_ | _0603_;
-  function [2879:0] \13797 ;
-    input [2879:0] a;
-    input [11519:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \13797  = b[2879:0];
-      4'b??1?:
-        \13797  = b[5759:2880];
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-      4'b1???:
-        \13797  = b[11519:8640];
-      default:
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-    endcase
-  endfunction
-  assign _0605_ = \13797 (2880'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx, { cache_tags, cache_tags, cache_tags, _0552_ }, { _0604_, _0594_, _0593_, _0565_ });
-  function [63:0] \13799 ;
-    input [63:0] a;
-    input [255:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \13799  = b[63:0];
-      4'b??1?:
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-      4'b?1??:
-        \13799  = b[191:128];
-      4'b1???:
-        \13799  = b[255:192];
-      default:
-        \13799  = a;
-    endcase
-  endfunction
-  assign _0606_ = \13799 (64'hxxxxxxxxxxxxxxxx, { cache_valids, cache_valids, _0584_, _0553_ }, { _0604_, _0594_, _0593_, _0565_ });
-  function [63:0] \13803 ;
-    input [63:0] a;
-    input [255:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
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-      4'b??1?:
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-      4'b?1??:
-        \13803  = b[191:128];
-      4'b1???:
-        \13803  = b[255:192];
-      default:
-        \13803  = a;
-    endcase
-  endfunction
-  assign _0607_ = \13803 (64'hxxxxxxxxxxxxxxxx, { _0599_[63:0], _0629_[63:0], _0580_, _0629_[63:0] }, { _0604_, _0594_, _0593_, _0565_ });
-  function [0:0] \13806 ;
-    input [0:0] a;
-    input [3:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \13806  = b[0:0];
-      4'b??1?:
-        \13806  = b[1:1];
-      4'b?1??:
-        \13806  = b[2:2];
-      4'b1???:
-        \13806  = b[3:3];
-      default:
-        \13806  = a;
-    endcase
-  endfunction
-  assign _0608_ = \13806 (1'hx, { _0599_[64], 3'h4 }, { _0604_, _0594_, _0593_, _0565_ });
-  function [0:0] \13808 ;
-    input [0:0] a;
-    input [3:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \13808  = b[0:0];
-      4'b??1?:
-        \13808  = b[1:1];
-      4'b?1??:
-        \13808  = b[2:2];
-      4'b1???:
-        \13808  = b[3:3];
-      default:
-        \13808  = a;
-    endcase
-  endfunction
-  assign _0609_ = \13808 (1'hx, { 3'h0, _0554_ }, { _0604_, _0594_, _0593_, _0565_ });
-  function [2:0] \13810 ;
-    input [2:0] a;
-    input [11:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \13810  = b[2:0];
-      4'b??1?:
-        \13810  = b[5:3];
-      4'b?1??:
-        \13810  = b[8:6];
-      4'b1???:
-        \13810  = b[11:9];
-      default:
-        \13810  = a;
-    endcase
-  endfunction
-  assign _0610_ = \13810 (3'hx, { _0600_, 3'h0, _0585_, _0555_ }, { _0604_, _0594_, _0593_, _0565_ });
-  function [31:0] \13813 ;
-    input [31:0] a;
-    input [127:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \13813  = b[31:0];
-      4'b??1?:
-        \13813  = b[63:32];
-      4'b?1??:
-        \13813  = b[95:64];
-      4'b1???:
-        \13813  = b[127:96];
-      default:
-        \13813  = a;
-    endcase
-  endfunction
-  assign _0611_ = \13813 (32'hxxxxxxxx, { _0629_[100:69], _0629_[100:69], _0574_, _0556_ }, { _0604_, _0594_, _0593_, _0565_ });
-  function [63:0] \13816 ;
-    input [63:0] a;
-    input [255:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \13816  = b[63:0];
-      4'b??1?:
-        \13816  = b[127:64];
-      4'b?1??:
-        \13816  = b[191:128];
-      4'b1???:
-        \13816  = b[255:192];
-      default:
-        \13816  = a;
-    endcase
-  endfunction
-  assign _0612_ = \13816 (64'hxxxxxxxxxxxxxxxx, { _0629_[164:101], _0629_[164:101], _0629_[164:101], _0557_ }, { _0604_, _0594_, _0593_, _0565_ });
-  function [0:0] \13820 ;
-    input [0:0] a;
-    input [3:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \13820  = b[0:0];
-      4'b??1?:
-        \13820  = b[1:1];
-      4'b?1??:
-        \13820  = b[2:2];
-      4'b1???:
-        \13820  = b[3:3];
-      default:
-        \13820  = a;
-    endcase
-  endfunction
-  assign _0613_ = \13820 (1'hx, { _0601_[0], _0629_[165], _0586_, _0558_ }, { _0604_, _0594_, _0593_, _0565_ });
-  function [0:0] \13824 ;
-    input [0:0] a;
-    input [3:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \13824  = b[0:0];
-      4'b??1?:
-        \13824  = b[1:1];
-      4'b?1??:
-        \13824  = b[2:2];
-      4'b1???:
-        \13824  = b[3:3];
-      default:
-        \13824  = a;
-    endcase
-  endfunction
-  assign _0614_ = \13824 (1'hx, { _0601_[1], _0629_[166], _0571_, _0559_ }, { _0604_, _0594_, _0593_, _0565_ });
-  function [7:0] \13827 ;
-    input [7:0] a;
-    input [31:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \13827  = b[7:0];
-      4'b??1?:
-        \13827  = b[15:8];
-      4'b?1??:
-        \13827  = b[23:16];
-      4'b1???:
-        \13827  = b[31:24];
-      default:
-        \13827  = a;
-    endcase
-  endfunction
-  assign _0615_ = \13827 (8'hxx, { _0629_[174:167], _0629_[174:167], _0629_[174:167], _0560_ }, { _0604_, _0594_, _0593_, _0565_ });
-  function [0:0] \13830 ;
-    input [0:0] a;
-    input [3:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \13830  = b[0:0];
-      4'b??1?:
-        \13830  = b[1:1];
-      4'b?1??:
-        \13830  = b[2:2];
-      4'b1???:
-        \13830  = b[3:3];
-      default:
-        \13830  = a;
-    endcase
-  endfunction
-  assign _0616_ = \13830 (1'hx, { _0629_[175], _0629_[175], _0629_[175], _0561_ }, { _0604_, _0594_, _0593_, _0565_ });
-  function [0:0] \13833 ;
-    input [0:0] a;
-    input [3:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \13833  = b[0:0];
-      4'b??1?:
-        \13833  = b[1:1];
-      4'b?1??:
-        \13833  = b[2:2];
-      4'b1???:
-        \13833  = b[3:3];
-      default:
-        \13833  = a;
-    endcase
-  endfunction
-  assign _0617_ = \13833 (1'hx, { _0629_[176], _0629_[176], _0629_[176], _0562_ }, { _0604_, _0594_, _0593_, _0565_ });
-  function [7:0] \13836 ;
-    input [7:0] a;
-    input [31:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \13836  = b[7:0];
-      4'b??1?:
-        \13836  = b[15:8];
-      4'b?1??:
-        \13836  = b[23:16];
-      4'b1???:
-        \13836  = b[31:24];
-      default:
-        \13836  = a;
-    endcase
-  endfunction
-  assign _0618_ = \13836 (8'hxx, { _0629_[184:177], _0629_[184:177], _0592_, _0563_ }, { _0604_, _0594_, _0593_, _0565_ });
-  function [4:0] \13839 ;
-    input [4:0] a;
-    input [19:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \13839  = b[4:0];
-      4'b??1?:
-        \13839  = b[9:5];
-      4'b?1??:
-        \13839  = b[14:10];
-      4'b1???:
-        \13839  = b[19:15];
-      default:
-        \13839  = a;
-    endcase
-  endfunction
-  assign _0619_ = \13839 (5'hxx, { _0629_[189:185], _0629_[189:185], _0629_[189:185], _0564_ }, { _0604_, _0594_, _0593_, _0565_ });
-  assign _0620_ = rst ? cache_tags : _0605_;
-  assign _0621_ = rst ? 64'h0000000000000000 : _0606_;
-  assign _0622_ = rst ? _0629_[63:0] : _0607_;
-  assign _0623_ = rst ? 1'h0 : _0608_;
-  assign _0624_ = rst ? _0629_[65] : _0609_;
-  assign _0625_ = rst ? 35'h000000000 : { _0611_, _0610_ };
-  assign _0626_ = rst ? _0629_[164:101] : _0612_;
-  assign _0627_ = rst ? 2'h0 : { _0614_, _0613_ };
-  assign _0628_ = rst ? _0629_[189:167] : { _0619_, _0618_, _0617_, _0616_, _0615_ };
-  always @(posedge clk)
-    cache_tags <= _0620_;
-  always @(posedge clk)
-    cache_valids <= _0621_;
-  always @(posedge clk)
-    _0629_ <= { _0628_, _0627_, _0626_, _0625_, _0624_, _0623_, _0622_ };
-  (* ram_style = "distributed" *)
-  reg [91:0] \13892  [63:0];
-  reg [91:0] _3675_;
-  always @(posedge clk) begin
-    _3675_ <= \13892 [_0018_];
-    if (_0170_) \13892 [r0[24:19]] <= { _1064_, _1063_ };
-  end
-  assign tlb_tag_way = _3675_;
-  (* ram_style = "distributed" *)
-  reg [127:0] \13896  [63:0];
-  reg [127:0] _3676_;
-  always @(posedge clk) begin
-    _3676_ <= \13896 [_0018_];
-    if (_0174_) \13896 [r0[24:19]] <= { _1067_, _1066_ };
-  end
-  assign tlb_pte_way = _3676_;
-  assign _0653_ = tlb_hit_way ? tlb_pte_way[127:64] : tlb_pte_way[63:0];
-  assign _0654_ = ~ _0159_[5];
-  assign _0655_ = ~ _0159_[4];
-  assign _0656_ = _0654_ & _0655_;
-  assign _0657_ = _0654_ & _0159_[4];
-  assign _0658_ = _0159_[5] & _0655_;
-  assign _0659_ = _0159_[5] & _0159_[4];
-  assign _0660_ = ~ _0159_[3];
-  assign _0661_ = _0656_ & _0660_;
-  assign _0662_ = _0656_ & _0159_[3];
-  assign _0663_ = _0657_ & _0660_;
-  assign _0664_ = _0657_ & _0159_[3];
-  assign _0665_ = _0658_ & _0660_;
-  assign _0666_ = _0658_ & _0159_[3];
-  assign _0667_ = _0659_ & _0660_;
-  assign _0668_ = _0659_ & _0159_[3];
-  assign _0669_ = ~ _0159_[2];
-  assign _0670_ = _0661_ & _0669_;
-  assign _0671_ = _0661_ & _0159_[2];
-  assign _0672_ = _0662_ & _0669_;
-  assign _0673_ = _0662_ & _0159_[2];
-  assign _0674_ = _0663_ & _0669_;
-  assign _0675_ = _0663_ & _0159_[2];
-  assign _0676_ = _0664_ & _0669_;
-  assign _0677_ = _0664_ & _0159_[2];
-  assign _0678_ = _0665_ & _0669_;
-  assign _0679_ = _0665_ & _0159_[2];
-  assign _0680_ = _0666_ & _0669_;
-  assign _0681_ = _0666_ & _0159_[2];
-  assign _0682_ = _0667_ & _0669_;
-  assign _0683_ = _0667_ & _0159_[2];
-  assign _0684_ = _0668_ & _0669_;
-  assign _0685_ = _0668_ & _0159_[2];
-  assign _0686_ = ~ _0159_[1];
-  assign _0687_ = _0670_ & _0686_;
-  assign _0688_ = _0670_ & _0159_[1];
-  assign _0689_ = _0671_ & _0686_;
-  assign _0690_ = _0671_ & _0159_[1];
-  assign _0691_ = _0672_ & _0686_;
-  assign _0692_ = _0672_ & _0159_[1];
-  assign _0693_ = _0673_ & _0686_;
-  assign _0694_ = _0673_ & _0159_[1];
-  assign _0695_ = _0674_ & _0686_;
-  assign _0696_ = _0674_ & _0159_[1];
-  assign _0697_ = _0675_ & _0686_;
-  assign _0698_ = _0675_ & _0159_[1];
-  assign _0699_ = _0676_ & _0686_;
-  assign _0700_ = _0676_ & _0159_[1];
-  assign _0701_ = _0677_ & _0686_;
-  assign _0702_ = _0677_ & _0159_[1];
-  assign _0703_ = _0678_ & _0686_;
-  assign _0704_ = _0678_ & _0159_[1];
-  assign _0705_ = _0679_ & _0686_;
-  assign _0706_ = _0679_ & _0159_[1];
-  assign _0707_ = _0680_ & _0686_;
-  assign _0708_ = _0680_ & _0159_[1];
-  assign _0709_ = _0681_ & _0686_;
-  assign _0710_ = _0681_ & _0159_[1];
-  assign _0711_ = _0682_ & _0686_;
-  assign _0712_ = _0682_ & _0159_[1];
-  assign _0713_ = _0683_ & _0686_;
-  assign _0714_ = _0683_ & _0159_[1];
-  assign _0715_ = _0684_ & _0686_;
-  assign _0716_ = _0684_ & _0159_[1];
-  assign _0717_ = _0685_ & _0686_;
-  assign _0718_ = _0685_ & _0159_[1];
-  assign _0719_ = ~ _0159_[0];
-  assign _0720_ = _0687_ & _0719_;
-  assign _0721_ = _0687_ & _0159_[0];
-  assign _0722_ = _0688_ & _0719_;
-  assign _0723_ = _0688_ & _0159_[0];
-  assign _0724_ = _0689_ & _0719_;
-  assign _0725_ = _0689_ & _0159_[0];
-  assign _0726_ = _0690_ & _0719_;
-  assign _0727_ = _0690_ & _0159_[0];
-  assign _0728_ = _0691_ & _0719_;
-  assign _0729_ = _0691_ & _0159_[0];
-  assign _0730_ = _0692_ & _0719_;
-  assign _0731_ = _0692_ & _0159_[0];
-  assign _0732_ = _0693_ & _0719_;
-  assign _0733_ = _0693_ & _0159_[0];
-  assign _0734_ = _0694_ & _0719_;
-  assign _0735_ = _0694_ & _0159_[0];
-  assign _0736_ = _0695_ & _0719_;
-  assign _0737_ = _0695_ & _0159_[0];
-  assign _0738_ = _0696_ & _0719_;
-  assign _0739_ = _0696_ & _0159_[0];
-  assign _0740_ = _0697_ & _0719_;
-  assign _0741_ = _0697_ & _0159_[0];
-  assign _0742_ = _0698_ & _0719_;
-  assign _0743_ = _0698_ & _0159_[0];
-  assign _0744_ = _0699_ & _0719_;
-  assign _0745_ = _0699_ & _0159_[0];
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-  );
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-    .acc(req_hit_way),
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-    .clk(clk),
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-    .rst(rst)
-  );
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-    .acc(req_hit_way),
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-    .rst(rst)
-  );
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-    .acc(req_hit_way),
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-    .clk(clk),
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-    .rst(rst)
-  );
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-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%12.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%12.plru_out ),
-    .rst(rst)
-  );
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-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%13.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%13.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%14.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%14.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%14.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%15.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%15.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%15.plru_out ),
-    .rst(rst)
-  );
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-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%16.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%16.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%17.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%17.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%17.plru_out ),
-    .rst(rst)
-  );
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-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%18.plru_acc_en ),
-    .clk(clk),
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-    .rst(rst)
-  );
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-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%19.plru_acc_en ),
-    .clk(clk),
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-    .rst(rst)
-  );
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-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%2.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%2.plru_out ),
-    .rst(rst)
-  );
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-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%20.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%20.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%21.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%21.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%21.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%22.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%22.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%22.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%23.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%23.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%23.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%24.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%24.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%24.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%25.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%25.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%25.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%26.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%26.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%26.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%27.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%27.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%27.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%28.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%28.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%28.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%29.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%29.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%29.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%3.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%3.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%3.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%30.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%30.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%30.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%31.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%31.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%31.plru_out ),
-    .rst(rst)
-  );
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-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%4.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%4.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%5.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%5.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%5.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%6.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%6.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%6.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%7.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%7.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%7.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%8.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%8.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%8.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%9.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%9.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%9.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%0.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%0.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%0.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%1.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%1.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%1.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%10.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%10.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%10.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%11.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%11.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%11.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%12.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%12.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%12.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%13.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%13.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%13.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%14.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%14.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%14.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%15.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%15.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%15.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%16.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%16.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%16.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%17.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%17.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%17.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%18.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%18.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%18.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%19.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%19.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%19.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%2.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%2.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%2.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%20.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%20.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%20.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%21.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%21.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%21.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%22.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%22.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%22.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%23.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%23.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%23.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%24.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%24.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%24.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%25.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%25.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%25.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%26.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%26.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%26.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%27.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%27.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%27.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%28.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%28.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%28.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%29.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%29.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%29.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%3.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%3.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%3.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%30.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%30.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%30.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%31.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%31.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%31.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%32.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%32.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%32.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%33.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%33.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%33.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%34.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%34.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%34.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%35.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%35.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%35.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%36.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%36.tlb_plru_acc_en ),
-    .clk(clk),
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-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%37.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%37.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%37.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%38.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%38.tlb_plru_acc_en ),
-    .clk(clk),
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-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%39.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%39.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%39.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%4.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%4.tlb_plru_acc_en ),
-    .clk(clk),
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-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%40.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%40.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%40.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%41.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%41.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%41.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%42.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%42.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%42.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%43.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%43.tlb_plru_acc_en ),
-    .clk(clk),
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-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%44.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%44.tlb_plru_acc_en ),
-    .clk(clk),
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-  plru_1 \maybe_tlb_plrus.tlb_plrus%45.tlb_plru  (
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-  plru_1 \maybe_tlb_plrus.tlb_plrus%48.tlb_plru  (
-    .acc(tlb_hit_way),
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-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%49.tlb_plru  (
-    .acc(tlb_hit_way),
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-    .clk(clk),
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-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%5.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%5.tlb_plru_acc_en ),
-    .clk(clk),
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-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%50.tlb_plru  (
-    .acc(tlb_hit_way),
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-    .clk(clk),
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-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%51.tlb_plru  (
-    .acc(tlb_hit_way),
-    .acc_en(\maybe_tlb_plrus.tlb_plrus%51.tlb_plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_tlb_plrus.tlb_plrus%51.tlb_plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%52.tlb_plru  (
-    .acc(tlb_hit_way),
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-    .rst(rst)
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-  );
-  plru_1 \maybe_tlb_plrus.tlb_plrus%57.tlb_plru  (
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-  );
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-  plru_1 \maybe_tlb_plrus.tlb_plrus%7.tlb_plru  (
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-  cache_ram_8_64_3f29546453678b855931c174a97d6c0894b8f546 \rams%1.way  (
-    .clk(clk),
-    .rd_addr(early_req_row),
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-  );
-  assign d_out = _0441_;
-  assign m_out = { _0442_, 1'h0 };
-  assign stall_out = _0409_;
-  assign wishbone_out = _0629_[175:69];
-endmodule
-
-module decode1(clk, rst, stall_in, flush_in, f_in, d_out);
-  wire _00_;
-  wire _01_;
-  wire _02_;
-  wire [147:0] _03_;
-  wire _04_;
-  wire _05_;
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-  wire [9:0] _07_;
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-  wire _10_;
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-  wire [151:0] _93_;
-  wire [37:0] _94_;
-  wire [2431:0] _95_;
-  wire [37:0] _96_;
-  input clk;
-  output [147:0] d_out;
-  input [98:0] f_in;
-  input flush_in;
-  reg [147:0] r;
-  wire [147:0] rin;
-  input rst;
-  input stall_in;
-  reg [37:0] \$mem$\3502  [1023:0];
-  reg [0:0] \$mem$\3504  [1023:0];
-  reg [37:0] \$mem$\3506  [7:0];
-  reg [37:0] \$mem$\3508  [15:0];
-  reg [37:0] \$mem$\3510  [3:0];
-  reg [37:0] \$mem$\3512  [3:0];
-  reg [37:0] \$mem$\3514  [63:0];
-  assign _00_ = rst | flush_in;
-  assign _01_ = ~ stall_in;
-  assign _02_ = _00_ | _01_;
-  assign _03_ = _02_ ? rin : r;
-  always @(posedge clk)
-    r <= _03_;
-  assign _04_ = r[117:112] == 6'h3d;
-  assign _05_ = _04_ ? 1'h0 : 1'h1;
-  assign _06_ = f_in[98:93] == 6'h1f;
-  assign _07_ = 10'h3ff - f_in[77:68];
-  assign _08_ = f_in[98:93] == 6'h13;
-  assign _09_ = 10'h3ff - f_in[77:68];
-  assign _10_ = ~ _86_;
-  assign _11_ = 3'h7 - { f_in[72], f_in[70:69] };
-  assign _12_ = _10_ ? 38'h2800000001 : _88_;
-  assign _13_ = f_in[98:93] == 6'h1e;
-  assign _14_ = 4'hf - f_in[71:68];
-  assign _15_ = f_in[98:93] == 6'h3a;
-  assign _16_ = 2'h3 - f_in[68:67];
-  assign _17_ = f_in[98:93] == 6'h3e;
-  assign _18_ = 2'h3 - f_in[68:67];
-  assign _19_ = f_in[98:67] & 32'd4294967295;
-  assign _20_ = _19_ == 32'd1610612736;
-  assign _21_ = 6'h3f - f_in[98:93];
-  assign _22_ = _20_ ? 38'h0000000005 : _96_;
-  assign _23_ = _17_ ? _94_ : _22_;
-  assign _24_ = _15_ ? _92_ : _23_;
-  assign _25_ = _13_ ? _90_ : _24_;
-  assign _26_ = _08_ ? _12_ : _25_;
-  assign _27_ = _06_ ? _84_ : _26_;
-  assign _28_ = f_in[2] ? _05_ : f_in[0];
-  assign _29_ = f_in[2] ? 38'h00000000f6 : _27_;
-  assign _30_ = _29_[7:2] == 6'h06;
-  assign _31_ = _29_[7:2] == 6'h07;
-  assign _32_ = _30_ | _31_;
-  assign _33_ = ~ f_in[90];
-  assign _34_ = _33_ ? 6'h21 : 6'h00;
-  assign _35_ = _29_[7:2] == 6'h07;
-  assign _36_ = ~ f_in[77];
-  assign _37_ = _36_ ? 6'h20 : 6'h21;
-  assign _38_ = _35_ ? _37_ : 6'h00;
-  assign _39_ = _29_[7:2] == 6'h26;
-  assign _40_ = _29_[7:2] == 6'h2a;
-  assign _41_ = _39_ | _40_;
-  assign _42_ = { f_in[82:78], f_in[87:83] } == 10'h008;
-  assign _43_ = { f_in[82:78], f_in[87:83] } == 10'h009;
-  assign _44_ = { f_in[82:78], f_in[87:83] } == 10'h01a;
-  assign _45_ = { f_in[82:78], f_in[87:83] } == 10'h01b;
-  assign _46_ = { f_in[82:78], f_in[87:83] } == 10'h13a;
-  assign _47_ = { f_in[82:78], f_in[87:83] } == 10'h13b;
-  assign _48_ = { f_in[82:78], f_in[87:83] } == 10'h110;
-  assign _49_ = { f_in[82:78], f_in[87:83] } == 10'h111;
-  assign _50_ = { f_in[82:78], f_in[87:83] } == 10'h112;
-  assign _51_ = { f_in[82:78], f_in[87:83] } == 10'h113;
-  assign _52_ = { f_in[82:78], f_in[87:83] } == 10'h103;
-  assign _53_ = _51_ | _52_;
-  assign _54_ = { f_in[82:78], f_in[87:83] } == 10'h130;
-  assign _55_ = { f_in[82:78], f_in[87:83] } == 10'h131;
-  assign _56_ = { f_in[82:78], f_in[87:83] } == 10'h001;
-  function [0:0] \3398 ;
-    input [0:0] a;
-    input [12:0] b;
-    input [12:0] s;
-    (* parallel_case *)
-    casez (s)
-      13'b????????????1:
-        \3398  = b[0:0];
-      13'b???????????1?:
-        \3398  = b[1:1];
-      13'b??????????1??:
-        \3398  = b[2:2];
-      13'b?????????1???:
-        \3398  = b[3:3];
-      13'b????????1????:
-        \3398  = b[4:4];
-      13'b???????1?????:
-        \3398  = b[5:5];
-      13'b??????1??????:
-        \3398  = b[6:6];
-      13'b?????1???????:
-        \3398  = b[7:7];
-      13'b????1????????:
-        \3398  = b[8:8];
-      13'b???1?????????:
-        \3398  = b[9:9];
-      13'b??1??????????:
-        \3398  = b[10:10];
-      13'b?1???????????:
-        \3398  = b[11:11];
-      13'b1????????????:
-        \3398  = b[12:12];
-      default:
-        \3398  = a;
-    endcase
-  endfunction
-  assign _57_ = \3398 (1'h0, 13'h1fff, { _56_, _55_, _54_, _53_, _50_, _49_, _48_, _47_, _46_, _45_, _44_, _43_, _42_ });
-  function [5:0] \3404 ;
-    input [5:0] a;
-    input [77:0] b;
-    input [12:0] s;
-    (* parallel_case *)
-    casez (s)
-      13'b????????????1:
-        \3404  = b[5:0];
-      13'b???????????1?:
-        \3404  = b[11:6];
-      13'b??????????1??:
-        \3404  = b[17:12];
-      13'b?????????1???:
-        \3404  = b[23:18];
-      13'b????????1????:
-        \3404  = b[29:24];
-      13'b???????1?????:
-        \3404  = b[35:30];
-      13'b??????1??????:
-        \3404  = b[41:36];
-      13'b?????1???????:
-        \3404  = b[47:42];
-      13'b????1????????:
-        \3404  = b[53:48];
-      13'b???1?????????:
-        \3404  = b[59:54];
-      13'b??1??????????:
-        \3404  = b[65:60];
-      13'b?1???????????:
-        \3404  = b[71:66];
-      13'b1????????????:
-        \3404  = b[77:72];
-      default:
-        \3404  = a;
-    endcase
-  endfunction
-  assign _58_ = \3404 (6'h00, 78'hxxxxxxxxxxxxxxxxxxxx, { _56_, _55_, _54_, _53_, _50_, _49_, _48_, _47_, _46_, _45_, _44_, _43_, _42_ });
-  function [4:0] \3419 ;
-    input [4:0] a;
-    input [64:0] b;
-    input [12:0] s;
-    (* parallel_case *)
-    casez (s)
-      13'b????????????1:
-        \3419  = b[4:0];
-      13'b???????????1?:
-        \3419  = b[9:5];
-      13'b??????????1??:
-        \3419  = b[14:10];
-      13'b?????????1???:
-        \3419  = b[19:15];
-      13'b????????1????:
-        \3419  = b[24:20];
-      13'b???????1?????:
-        \3419  = b[29:25];
-      13'b??????1??????:
-        \3419  = b[34:30];
-      13'b?????1???????:
-        \3419  = b[39:35];
-      13'b????1????????:
-        \3419  = b[44:40];
-      13'b???1?????????:
-        \3419  = b[49:45];
-      13'b??1??????????:
-        \3419  = b[54:50];
-      13'b?1???????????:
-        \3419  = b[59:55];
-      13'b1????????????:
-        \3419  = b[64:60];
-      default:
-        \3419  = a;
-    endcase
-  endfunction
-  assign _59_ = \3419 (5'h00, 65'h0c5a928398a418820, { _56_, _55_, _54_, _53_, _50_, _49_, _48_, _47_, _46_, _45_, _44_, _43_, _42_ });
-  assign _60_ = _57_ ? _59_ : 5'hxx;
-  assign _61_ = _57_ ? { 1'h1, _60_ } : _58_;
-  assign _62_ = ~ _61_[5];
-  assign _63_ = { f_in[82:78], f_in[87:83] } == 10'h013;
-  assign _64_ = { f_in[82:78], f_in[87:83] } == 10'h012;
-  assign _65_ = _63_ | _64_;
-  assign _66_ = { f_in[82:78], f_in[87:83] } == 10'h030;
-  assign _67_ = _65_ | _66_;
-  assign _68_ = { f_in[82:78], f_in[87:83] } == 10'h2d0;
-  assign _69_ = _67_ | _68_;
-  function [1:0] \3455 ;
-    input [1:0] a;
-    input [1:0] b;
-    input [0:0] s;
-    (* parallel_case *)
-    casez (s)
-      1'b1:
-        \3455  = b[1:0];
-      default:
-        \3455  = a;
-    endcase
-  endfunction
-  assign _70_ = \3455 (_29_[1:0], 2'h2, _69_);
-  assign _71_ = _77_ ? _70_ : _29_[1:0];
-  assign _72_ = _78_ ? 1'h1 : _29_[37];
-  assign _73_ = _29_[7:2] == 6'h31;
-  assign _74_ = _73_ ? 12'h8e2 : 12'h000;
-  assign _75_ = _41_ ? _61_ : _74_[5:0];
-  assign _76_ = _41_ ? 6'h00 : _74_[11:6];
-  assign _77_ = _41_ & _62_;
-  assign _78_ = _41_ & _62_;
-  assign _79_ = _32_ ? { _38_, _34_ } : { _76_, _75_ };
-  assign _80_ = _32_ ? _29_[1:0] : _71_;
-  assign _81_ = _32_ ? _29_[37] : _72_;
-  assign _82_ = flush_in ? 1'h0 : _28_;
-  assign rin = rst ? 148'h0000000000000000000000000000000000000 : { _81_, _29_[36:2], _80_, _79_, f_in[98:3], f_in[1], _82_ };
-  reg [37:0] \3502  [1023:0];
-  initial begin
-    \3502 [0] = 38'h2800000001;
-    \3502 [1] = 38'h2800000001;
-    \3502 [2] = 38'h2800000001;
-    \3502 [3] = 38'h2800000001;
-    \3502 [4] = 38'h2800000001;
-    \3502 [5] = 38'h2800000001;
-    \3502 [6] = 38'h2800000001;
-    \3502 [7] = 38'h2800000001;
-    \3502 [8] = 38'h2800000001;
-    \3502 [9] = 38'h0000000a52;
-    \3502 [10] = 38'h0008008a7a;
-    \3502 [11] = 38'h2800000001;
-    \3502 [12] = 38'h2800000001;
-    \3502 [13] = 38'h2800000001;
-    \3502 [14] = 38'h2800000001;
-    \3502 [15] = 38'h2800000001;
-    \3502 [16] = 38'h0000050a6d;
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-    \3502 [18] = 38'h2800000001;
-    \3502 [19] = 38'h2800000001;
-    \3502 [20] = 38'h0b00010955;
-    \3502 [21] = 38'h2800000001;
-    \3502 [22] = 38'h0a00010955;
-    \3502 [23] = 38'h2800000001;
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-    \3502 [28] = 38'h2800000001;
-    \3502 [29] = 38'h2800000001;
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-    \3502 [41] = 38'h2000000065;
-    \3502 [42] = 38'h0002008a7a;
-    \3502 [43] = 38'h2800000001;
-    \3502 [44] = 38'h2800000001;
-    \3502 [45] = 38'h2800000001;
-    \3502 [46] = 38'h2800000001;
-    \3502 [47] = 38'h2800000001;
-    \3502 [48] = 38'h0000050a6d;
-    \3502 [49] = 38'h2800000001;
-    \3502 [50] = 38'h2800000001;
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-    \3502 [70] = 38'h2800000001;
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-    \3502 [72] = 38'h2800000001;
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-    \3502 [117] = 38'h2800000001;
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-    \3502 [140] = 38'h2800000001;
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-    \3502 [149] = 38'h2800000001;
-    \3502 [150] = 38'h2800000001;
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-    \3502 [192] = 38'h2800000001;
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-    \3502 [197] = 38'h0a0102d8e1;
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-    \3502 [243] = 38'h2800000001;
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-    \3502 [245] = 38'h0800010909;
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-    \3502 [247] = 38'h2800000001;
-    \3502 [248] = 38'h2800000001;
-    \3502 [249] = 38'h2800000001;
-    \3502 [250] = 38'h2800000001;
-    \3502 [251] = 38'h2800000001;
-    \3502 [252] = 38'h2800000001;
-    \3502 [253] = 38'h2800000001;
-    \3502 [254] = 38'h2800000001;
-    \3502 [255] = 38'h2800000001;
-    \3502 [256] = 38'h2800000001;
-    \3502 [257] = 38'h2800000001;
-    \3502 [258] = 38'h2800000001;
-    \3502 [259] = 38'h2800000001;
-    \3502 [260] = 38'h2800000001;
-    \3502 [261] = 38'h2800000001;
-    \3502 [262] = 38'h2800000001;
-    \3502 [263] = 38'h2800000001;
-    \3502 [264] = 38'h2800000001;
-    \3502 [265] = 38'h2800000001;
-    \3502 [266] = 38'h2800000001;
-    \3502 [267] = 38'h2800000001;
-    \3502 [268] = 38'h2800000001;
-    \3502 [269] = 38'h2800000001;
-    \3502 [270] = 38'h2800000001;
-    \3502 [271] = 38'h2800000001;
-    \3502 [272] = 38'h0000050a6d;
-    \3502 [273] = 38'h2800000001;
-    \3502 [274] = 38'h2800000001;
-    \3502 [275] = 38'h2800000001;
-    \3502 [276] = 38'h0b000909ad;
-    \3502 [277] = 38'h0801415109;
-    \3502 [278] = 38'h0a000909ad;
-    \3502 [279] = 38'h0801515109;
-    \3502 [280] = 38'h2800000001;
-    \3502 [281] = 38'h2800000001;
-    \3502 [282] = 38'h2800000001;
-    \3502 [283] = 38'h2800000001;
-    \3502 [284] = 38'h2800000001;
-    \3502 [285] = 38'h2800000001;
-    \3502 [286] = 38'h2800000001;
-    \3502 [287] = 38'h2800000001;
-    \3502 [288] = 38'h2800000001;
-    \3502 [289] = 38'h2800000001;
-    \3502 [290] = 38'h2800000001;
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-    \3502 [507] = 38'h2800000001;
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-    \3502 [528] = 38'h0000050a6d;
-    \3502 [529] = 38'h2800000001;
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-    \3502 [531] = 38'h2800000001;
-    \3502 [532] = 38'h0b00010955;
-    \3502 [533] = 38'h2800000001;
-    \3502 [534] = 38'h0a00010955;
-    \3502 [535] = 38'h2800000001;
-    \3502 [536] = 38'h2800000001;
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-  end
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-  initial begin
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-  end
-  assign _90_ = \3508 [_14_];
-  reg [37:0] \3510  [3:0];
-  initial begin
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-    \3510 [1] = 38'h0026014a76;
-    \3510 [2] = 38'h0048014a76;
-    \3510 [3] = 38'h0008014a76;
-  end
-  assign _92_ = \3510 [_16_];
-  reg [37:0] \3512  [3:0];
-  initial begin
-    \3512 [0] = 38'h0000000000;
-    \3512 [1] = 38'h0000000000;
-    \3512 [2] = 38'h004800ca7a;
-    \3512 [3] = 38'h000800ca7a;
-  end
-  assign _94_ = \3512 [_18_];
-  reg [37:0] \3514  [63:0];
-  initial begin
-    \3514 [0] = 38'h2800000001;
-    \3514 [1] = 38'h2800000001;
-    \3514 [2] = 38'h2800000001;
-    \3514 [3] = 38'h2800000001;
-    \3514 [4] = 38'h2800000001;
-    \3514 [5] = 38'h2800000001;
-    \3514 [6] = 38'h2800000001;
-    \3514 [7] = 38'h2800000001;
-    \3514 [8] = 38'h2800000001;
-    \3514 [9] = 38'h2800000001;
-    \3514 [10] = 38'h2800000001;
-    \3514 [11] = 38'h2800000001;
-    \3514 [12] = 38'h2800000001;
-    \3514 [13] = 38'h2800000001;
-    \3514 [14] = 38'h2800000001;
-    \3514 [15] = 38'h2800000001;
-    \3514 [16] = 38'h2800000001;
-    \3514 [17] = 38'h2800000001;
-    \3514 [18] = 38'h0044009a7a;
-    \3514 [19] = 38'h0004009a7a;
-    \3514 [20] = 38'h0064011a76;
-    \3514 [21] = 38'h0024011a76;
-    \3514 [22] = 38'h0044011a76;
-    \3514 [23] = 38'h0004011a76;
-    \3514 [24] = 38'h0042009a7a;
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-    \3514 [28] = 38'h0042011a76;
-    \3514 [29] = 38'h0002011a76;
-    \3514 [30] = 38'h0046011a76;
-    \3514 [31] = 38'h0006011a76;
-    \3514 [32] = 38'h2800000001;
-    \3514 [33] = 38'h2800000001;
-    \3514 [34] = 38'h040002a80d;
-    \3514 [35] = 38'h040002900d;
-    \3514 [36] = 38'h000002a8f1;
-    \3514 [37] = 38'h00000290f1;
-    \3514 [38] = 38'h000002a8b9;
-    \3514 [39] = 38'h00000290b9;
-    \3514 [40] = 38'h09000288c9;
-    \3514 [41] = 38'h2800000001;
-    \3514 [42] = 38'h090002e0c9;
-    \3514 [43] = 38'h090002e1c9;
-    \3514 [44] = 38'h2800000001;
-    \3514 [45] = 38'h1000003015;
-    \3514 [46] = 38'h00000000d5;
-    \3514 [47] = 38'h1000073b19;
-    \3514 [48] = 38'h0000012209;
-    \3514 [49] = 38'h0000011a09;
-    \3514 [50] = 38'h0401011909;
-    \3514 [51] = 38'h0001011909;
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-    \3514 [53] = 38'h0000981125;
-    \3514 [54] = 38'h2800000001;
-    \3514 [55] = 38'h0001911909;
-    \3514 [56] = 38'h02000919ad;
-    \3514 [57] = 38'h2800000001;
-    \3514 [58] = 38'h2800000001;
-    \3514 [59] = 38'h2800000001;
-    \3514 [60] = 38'h21000019ed;
-    \3514 [61] = 38'h20000019ed;
-    \3514 [62] = 38'h2800000001;
-    \3514 [63] = 38'h2000000011;
-  end
-  assign _96_ = \3514 [_21_];
-  assign d_out = r;
-endmodule
-
-module decode2_bf8b4530d8d246dd74ac53a13471bba17941dff7(clk, rst, complete_in, stall_in, flush_in, d_in, r_in, c_in, stall_out, stopped_out, e_out, r_out, c_out);
-  wire _00_;
-  wire _01_;
-  wire [5:0] _02_;
-  wire [5:0] _03_;
-  wire _04_;
-  wire _05_;
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-  wire [3:0] _63_;
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-  wire _77_;
-  wire _78_;
-  wire _79_;
-  wire _80_;
-  wire _81_;
-  wire _82_;
-  wire [5:0] _83_;
-  input [36:0] c_in;
-  output c_out;
-  input clk;
-  input complete_in;
-  wire control_valid_out;
-  wire cr_write_valid;
-  input [147:0] d_in;
-  output [374:0] e_out;
-  input flush_in;
-  wire gpr_a_bypass;
-  wire gpr_b_bypass;
-  wire gpr_bypassable;
-  wire gpr_c_bypass;
-  reg [374:0] r;
-  input [191:0] r_in;
-  output [19:0] r_out;
-  wire [374:0] rin;
-  input rst;
-  input stall_in;
-  output stall_out;
-  output stopped_out;
-  always @(posedge clk)
-    r <= rin;
-  assign _02_ = d_in[103] ? d_in[103:98] : { 1'h0, d_in[86:82] };
-  assign _03_ = d_in[109] ? d_in[109:104] : { 1'h0, d_in[81:77] };
-  assign _04_ = d_in[120:118] == 3'h1;
-  assign _05_ = d_in[120:118] == 3'h2;
-  assign _06_ = d_in[86:82] != 5'h00;
-  assign _07_ = _05_ & _06_;
-  assign _08_ = _04_ | _07_;
-  assign _09_ = ~ d_in[103];
-  assign _10_ = ~ 1'h0;
-  assign _11_ = _10_ | _09_;
-  assign _12_ = d_in[120:118] == 3'h3;
-  assign _13_ = d_in[103:98] == 6'h00;
-  assign _14_ = d_in[103] | _13_;
-  assign _15_ = ~ 1'h0;
-  assign _16_ = _15_ | _14_;
-  assign _17_ = d_in[120:118] == 3'h4;
-  assign _18_ = _17_ ? { d_in[65:2], 7'h00 } : 71'h000000000000000000;
-  assign _19_ = _12_ ? { r_in[63:0], d_in[103:98], d_in[103] } : _18_;
-  assign _20_ = _08_ ? { r_in[63:0], 1'h0, d_in[86:82], 1'h1 } : _19_;
-  assign _21_ = ~ d_in[109];
-  assign _22_ = ~ 1'h0;
-  assign _23_ = _22_ | _21_;
-  assign _24_ = d_in[124:121] == 4'h1;
-  assign _25_ = d_in[124:121] == 4'h2;
-  assign _26_ = d_in[124:121] == 4'h3;
-  assign _27_ = d_in[124:121] == 4'h4;
-  assign _28_ = d_in[124:121] == 4'h5;
-  assign _29_ = d_in[124:121] == 4'h6;
-  assign _30_ = d_in[124:121] == 4'h7;
-  assign _31_ = d_in[124:121] == 4'h9;
-  assign _32_ = d_in[124:121] == 4'h8;
-  assign _33_ = d_in[124:121] == 4'ha;
-  assign _34_ = d_in[124:121] == 4'hb;
-  assign _35_ = d_in[124:121] == 4'hc;
-  assign _36_ = d_in[109:104] == 6'h00;
-  assign _37_ = d_in[109] | _36_;
-  assign _38_ = ~ 1'h0;
-  assign _39_ = _38_ | _37_;
-  assign _40_ = d_in[124:121] == 4'hd;
-  assign _41_ = d_in[124:121] == 4'h0;
-  function [70:0] \3888 ;
-    input [70:0] a;
-    input [993:0] b;
-    input [13:0] s;
-    (* parallel_case *)
-    casez (s)
-      14'b?????????????1:
-        \3888  = b[70:0];
-      14'b????????????1?:
-        \3888  = b[141:71];
-      14'b???????????1??:
-        \3888  = b[212:142];
-      14'b??????????1???:
-        \3888  = b[283:213];
-      14'b?????????1????:
-        \3888  = b[354:284];
-      14'b????????1?????:
-        \3888  = b[425:355];
-      14'b???????1??????:
-        \3888  = b[496:426];
-      14'b??????1???????:
-        \3888  = b[567:497];
-      14'b?????1????????:
-        \3888  = b[638:568];
-      14'b????1?????????:
-        \3888  = b[709:639];
-      14'b???1??????????:
-        \3888  = b[780:710];
-      14'b??1???????????:
-        \3888  = b[851:781];
-      14'b?1????????????:
-        \3888  = b[922:852];
-      14'b1?????????????:
-        \3888  = b[993:923];
-      default:
-        \3888  = a;
-    endcase
-  endfunction
-  assign _42_ = \3888 (71'hxxxxxxxxxxxxxxxxxx, { 71'h000000000000000000, r_in[127:64], d_in[109:104], d_in[109], 59'h000000000000000, d_in[81:77], 65'h00000000000000000, d_in[67], d_in[81:77], 78'h007fffffffffffffff80, d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81:72], d_in[86:82], d_in[66], 23'h000200, d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81:68], 9'h000, d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81:68], 9'h000, d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91:68], 41'h00000000000, d_in[81:66], 23'h000000, d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81:66], 23'h000000, d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81:66], 55'h00000000000000, d_in[81:66], 7'h00, r_in[127:64], 1'h0, d_in[81:77], 1'h1 }, { _41_, _40_, _35_, _34_, _33_, _32_, _31_, _30_, _29_, _28_, _27_, _26_, _25_, _24_ });
-  assign _43_ = d_in[125] == 1'h1;
-  assign _44_ = d_in[125] == 1'h0;
-  function [70:0] \3929 ;
-    input [70:0] a;
-    input [141:0] b;
-    input [1:0] s;
-    (* parallel_case *)
-    casez (s)
-      2'b?1:
-        \3929  = b[70:0];
-      2'b1?:
-        \3929  = b[141:71];
-      default:
-        \3929  = a;
-    endcase
-  endfunction
-  assign _45_ = \3929 (71'hxxxxxxxxxxxxxxxxxx, { 71'h000000000000000000, r_in[191:128], 1'h0, d_in[91:87], 1'h1 }, { _44_, _43_ });
-  assign _46_ = d_in[127:126] == 2'h1;
-  assign _47_ = d_in[127:126] == 2'h2;
-  assign _48_ = d_in[103:98] == 6'h00;
-  assign _49_ = d_in[103] | _48_;
-  assign _50_ = ~ 1'h0;
-  assign _51_ = _50_ | _49_;
-  assign _52_ = d_in[127:126] == 2'h3;
-  assign _53_ = d_in[127:126] == 2'h0;
-  function [6:0] \4000 ;
-    input [6:0] a;
-    input [27:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \4000  = b[6:0];
-      4'b??1?:
-        \4000  = b[13:7];
-      4'b?1??:
-        \4000  = b[20:14];
-      4'b1???:
-        \4000  = b[27:21];
-      default:
-        \4000  = a;
-    endcase
-  endfunction
-  assign _54_ = \4000 (7'hxx, { 7'h00, d_in[103:98], d_in[103], 1'h0, d_in[86:82], 2'h2, d_in[91:87], 1'h1 }, { _53_, _52_, _47_, _46_ });
-  assign _55_ = _20_[0] & d_in[0];
-  assign _56_ = _42_[0] & d_in[0];
-  assign _57_ = _45_[0] & d_in[0];
-  assign _58_ = d_in[137:135] == 3'h1;
-  assign _59_ = d_in[137:135] == 3'h2;
-  assign _60_ = d_in[137:135] == 3'h3;
-  assign _61_ = d_in[137:135] == 3'h4;
-  assign _62_ = d_in[137:135] == 3'h0;
-  function [3:0] \4033 ;
-    input [3:0] a;
-    input [19:0] b;
-    input [4:0] s;
-    (* parallel_case *)
-    casez (s)
-      5'b????1:
-        \4033  = b[3:0];
-      5'b???1?:
-        \4033  = b[7:4];
-      5'b??1??:
-        \4033  = b[11:8];
-      5'b?1???:
-        \4033  = b[15:12];
-      5'b1????:
-        \4033  = b[19:16];
-      default:
-        \4033  = a;
-    endcase
-  endfunction
-  assign _63_ = \4033 (4'hx, 20'h08421, { _62_, _61_, _60_, _59_, _58_ });
-  assign _64_ = d_in[145:144] == 2'h2;
-  assign _65_ = d_in[145:144] == 2'h1;
-  assign _66_ = d_in[145:144] == 2'h0;
-  function [0:0] \4083 ;
-    input [0:0] a;
-    input [2:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \4083  = b[0:0];
-      3'b?1?:
-        \4083  = b[1:1];
-      3'b1??:
-        \4083  = b[2:2];
-      default:
-        \4083  = a;
-    endcase
-  endfunction
-  assign _67_ = \4083 (1'hx, { 2'h1, d_in[66] }, { _66_, _65_, _64_ });
-  assign _68_ = d_in[117:112] == 6'h2d;
-  assign _69_ = d_in[117:112] == 6'h2c;
-  assign _70_ = _68_ | _69_;
-  assign _71_ = ~ _70_;
-  assign _72_ = d_in[145:144] == 2'h2;
-  function [0:0] \4113 ;
-    input [0:0] a;
-    input [0:0] b;
-    input [0:0] s;
-    (* parallel_case *)
-    casez (s)
-      1'b1:
-        \4113  = b[0:0];
-      default:
-        \4113  = a;
-    endcase
-  endfunction
-  assign _73_ = \4113 (1'h0, d_in[76], _72_);
-  assign _74_ = _71_ ? _73_ : 1'h0;
-  assign _75_ = d_in[146] ? d_in[66] : 1'h0;
-  assign _76_ = d_in[111:110] == 2'h1;
-  assign _77_ = 1'h1 & _76_;
-  assign gpr_bypassable = _77_ ? 1'h1 : 1'h0;
-  assign _78_ = d_in[145:144] == 2'h2;
-  assign _79_ = d_in[145:144] == 2'h1;
-  assign _80_ = d_in[145:144] == 2'h0;
-  function [0:0] \4217 ;
-    input [0:0] a;
-    input [2:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \4217  = b[0:0];
-      3'b?1?:
-        \4217  = b[1:1];
-      3'b1??:
-        \4217  = b[2:2];
-      default:
-        \4217  = a;
-    endcase
-  endfunction
-  assign _81_ = \4217 (1'hx, { 2'h1, d_in[66] }, { _80_, _79_, _78_ });
-  assign cr_write_valid = d_in[129] | _81_;
-  assign _82_ = d_in[111:110] == 2'h0;
-  assign _83_ = _82_ ? 6'h00 : d_in[117:112];
-  assign rin = rst ? 375'h0000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000 : { d_in[141:138], _63_, d_in[97:66], d_in[143:142], 2'h0, d_in[134:130], _74_, _67_, _75_, c_in, gpr_c_bypass, gpr_b_bypass, gpr_a_bypass, _45_[70:7], _42_[70:7], _20_[70:7], _42_[6:1], _20_[6:1], _54_[6:1], d_in[65:2], _83_, d_in[111:110], control_valid_out };
-  control_1 control_0 (
-    .clk(clk),
-    .complete_in(complete_in),
-    .cr_read_in(d_in[128]),
-    .cr_write_in(cr_write_valid),
-    .flush_in(flush_in),
-    .gpr_a_read_in(_20_[6:1]),
-    .gpr_a_read_valid_in(_20_[0]),
-    .gpr_b_read_in(_42_[6:1]),
-    .gpr_b_read_valid_in(_42_[0]),
-    .gpr_bypass_a(gpr_a_bypass),
-    .gpr_bypass_b(gpr_b_bypass),
-    .gpr_bypass_c(gpr_c_bypass),
-    .gpr_bypassable(gpr_bypassable),
-    .gpr_c_read_in(_45_[5:1]),
-    .gpr_c_read_valid_in(_45_[0]),
-    .gpr_write_in(_54_[6:1]),
-    .gpr_write_valid_in(_54_[0]),
-    .rst(rst),
-    .sgl_pipe_in(d_in[147]),
-    .stall_in(stall_in),
-    .stall_out(_00_),
-    .stop_mark_in(d_in[1]),
-    .stopped_out(_01_),
-    .valid_in(d_in[0]),
-    .valid_out(control_valid_out)
-  );
-  assign stall_out = _00_;
-  assign stopped_out = _01_;
-  assign e_out = r;
-  assign r_out = { d_in[91:87], _57_, _03_, _56_, _02_, _55_ };
-  assign c_out = d_in[128];
-endmodule
-
-module divider(clk, rst, d_in, d_out);
-  wire [128:0] _00_;
-  wire _01_;
-  wire _02_;
-  wire _03_;
-  wire _04_;
-  wire _05_;
-  wire [63:0] _06_;
-  wire [6:0] _07_;
-  wire _08_;
-  wire _09_;
-  wire _10_;
-  wire _11_;
-  wire [6:0] _12_;
-  wire _13_;
-  wire [6:0] _14_;
-  wire [128:0] _15_;
-  wire [63:0] _16_;
-  wire [6:0] _17_;
-  wire _18_;
-  wire [128:0] _19_;
-  wire [63:0] _20_;
-  wire [6:0] _21_;
-  wire _22_;
-  wire [128:0] _23_;
-  wire [63:0] _24_;
-  wire _25_;
-  wire [6:0] _26_;
-  wire _27_;
-  wire _28_;
-  wire [128:0] _29_;
-  wire [63:0] _30_;
-  wire [63:0] _31_;
-  wire _32_;
-  wire [6:0] _33_;
-  wire _34_;
-  wire _35_;
-  wire _36_;
-  wire _37_;
-  wire _38_;
-  wire _39_;
-  wire [128:0] _40_;
-  wire [63:0] _41_;
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-  wire _43_;
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-  wire _46_;
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-  wire _50_;
-  wire [64:0] _51_;
-  wire _52_;
-  wire _53_;
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-  wire _56_;
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-  wire _59_;
-  wire _60_;
-  wire _61_;
-  wire [63:0] _62_;
-  wire _63_;
-  wire _64_;
-  reg [65:0] _65_;
-  input clk;
-  reg [6:0] count;
-  input [133:0] d_in;
-  output [65:0] d_out;
-  reg [128:0] dend;
-  wire did_ovf;
-  reg [63:0] div;
-  reg is_32bit;
-  reg is_modulus;
-  reg is_signed;
-  reg neg_result;
-  wire [63:0] oresult;
-  reg overflow;
-  reg ovf32;
-  reg [63:0] quot;
-  wire [63:0] result;
-  input rst;
-  reg running;
-  wire [64:0] sresult;
-  assign _00_ = d_in[131] ? { 1'h0, d_in[64:1], 64'h0000000000000000 } : { 65'h00000000000000000, d_in[64:1] };
-  assign _01_ = count == 7'h3f;
-  assign _02_ = _25_ ? 1'h0 : running;
-  assign _03_ = dend[127:64] >= div;
-  assign _04_ = dend[128] | _03_;
-  assign _05_ = ovf32 | quot[31];
-  assign _06_ = dend[127:64] - div;
-  assign _07_ = count + 7'h01;
-  assign _08_ = dend[128:57] == 72'h000000000000000000;
-  assign _09_ = count[6:3] != 4'h7;
-  assign _10_ = _08_ & _09_;
-  assign _11_ = | { ovf32, quot[31:24] };
-  assign _12_ = count + 7'h08;
-  assign _13_ = ovf32 | quot[31];
-  assign _14_ = count + 7'h01;
-  assign _15_ = _10_ ? { dend[120:0], 8'h00 } : { dend[127:0], 1'h0 };
-  assign _16_ = _10_ ? { quot[55:0], 8'h00 } : { quot[62:0], 1'h0 };
-  assign _17_ = _10_ ? _12_ : _14_;
-  assign _18_ = _10_ ? _11_ : _13_;
-  assign _19_ = _04_ ? { _06_, dend[63:0], 1'h0 } : _15_;
-  assign _20_ = _04_ ? { quot[62:0], 1'h1 } : _16_;
-  assign _21_ = _04_ ? _07_ : _17_;
-  assign _22_ = _04_ ? _05_ : _18_;
-  assign _23_ = running ? _19_ : dend;
-  assign _24_ = running ? _20_ : quot;
-  assign _25_ = running & _01_;
-  assign _26_ = running ? _21_ : 7'h00;
-  assign _27_ = running ? quot[63] : overflow;
-  assign _28_ = running ? _22_ : ovf32;
-  assign _29_ = d_in[0] ? _00_ : _23_;
-  assign _30_ = d_in[0] ? d_in[128:65] : div;
-  assign _31_ = d_in[0] ? 64'h0000000000000000 : _24_;
-  assign _32_ = d_in[0] ? 1'h1 : _02_;
-  assign _33_ = d_in[0] ? 7'h7f : _26_;
-  assign _34_ = d_in[0] ? d_in[133] : neg_result;
-  assign _35_ = d_in[0] ? d_in[132] : is_modulus;
-  assign _36_ = d_in[0] ? d_in[130] : is_32bit;
-  assign _37_ = d_in[0] ? d_in[129] : is_signed;
-  assign _38_ = d_in[0] ? 1'h0 : _27_;
-  assign _39_ = d_in[0] ? 1'h0 : _28_;
-  assign _40_ = rst ? 129'h000000000000000000000000000000000 : _29_;
-  assign _41_ = rst ? 64'h0000000000000000 : _30_;
-  assign _42_ = rst ? 64'h0000000000000000 : _31_;
-  assign _43_ = rst ? 1'h0 : _32_;
-  assign _44_ = rst ? 7'h00 : _33_;
-  assign _45_ = rst ? neg_result : _34_;
-  assign _46_ = rst ? is_modulus : _35_;
-  assign _47_ = rst ? is_32bit : _36_;
-  assign _48_ = rst ? is_signed : _37_;
-  assign _49_ = rst ? overflow : _38_;
-  assign _50_ = rst ? ovf32 : _39_;
-  always @(posedge clk)
-    dend <= _40_;
-  always @(posedge clk)
-    div <= _41_;
-  always @(posedge clk)
-    quot <= _42_;
-  always @(posedge clk)
-    running <= _43_;
-  always @(posedge clk)
-    count <= _44_;
-  always @(posedge clk)
-    neg_result <= _45_;
-  always @(posedge clk)
-    is_modulus <= _46_;
-  always @(posedge clk)
-    is_32bit <= _47_;
-  always @(posedge clk)
-    is_signed <= _48_;
-  always @(posedge clk)
-    overflow <= _49_;
-  always @(posedge clk)
-    ovf32 <= _50_;
-  assign result = is_modulus ? dend[128:65] : quot;
-  assign _51_ = - $signed({ 1'h0, result });
-  assign sresult = neg_result ? _51_ : { 1'h0, result };
-  assign _52_ = ~ is_32bit;
-  assign _53_ = sresult[64] ^ sresult[63];
-  assign _54_ = is_signed & _53_;
-  assign _55_ = overflow | _54_;
-  assign _56_ = sresult[32] != sresult[31];
-  assign _57_ = ovf32 | _56_;
-  assign _58_ = _57_ ? 1'h1 : 1'h0;
-  assign _59_ = is_signed ? _58_ : ovf32;
-  assign did_ovf = _52_ ? _55_ : _59_;
-  assign _60_ = ~ is_modulus;
-  assign _61_ = is_32bit & _60_;
-  assign _62_ = _61_ ? { 32'h00000000, sresult[31:0] } : sresult[63:0];
-  assign oresult = did_ovf ? 64'h0000000000000000 : _62_;
-  assign _63_ = count == 7'h40;
-  assign _64_ = _63_ ? 1'h1 : 1'h0;
-  always @(posedge clk)
-    _65_ <= { did_ovf, oresult, _64_ };
-  assign d_out = _65_;
-endmodule
-
-module execute1_bf8b4530d8d246dd74ac53a13471bba17941dff7(clk, rst, e_in, l_in, ext_irq_in, flush_out, stall_out, l_out, f_out, e_out, dbg_msr_out, icache_inval, terminate_out);
-  wire _0000_;
-  wire _0001_;
-  wire _0002_;
-  wire _0003_;
-  wire _0004_;
-  wire _0005_;
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-  reg _0012_ = 1'h1;
-  wire [4:0] _0013_;
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-  wire [63:0] a_in;
-  wire [63:0] b_in;
-  wire [63:0] c_in;
-  input clk;
-  wire [63:0] countzero_result;
-  reg [320:0] ctrl = 321'h000000000000000000000000000000000000000000000000000000000000000000000000000000000;
-  output [63:0] dbg_msr_out;
-  wire [65:0] divider_to_x;
-  input [374:0] e_in;
-  output [190:0] e_out;
-  input ext_irq_in;
-  output [66:0] f_out;
-  output flush_out;
-  output icache_inval;
-  input [6:0] l_in;
-  output [321:0] l_out;
-  wire [63:0] logical_result;
-  wire [65:0] multiply_to_x;
-  wire [63:0] parity_result;
-  wire [63:0] popcnt_result;
-  reg [334:0] r;
-  wire right_shift;
-  wire rot_clear_left;
-  wire rot_clear_right;
-  wire rot_sign_ext;
-  wire rotator_carry;
-  wire [63:0] rotator_result;
-  input rst;
-  output stall_out;
-  output terminate_out;
-  reg [0:0] \$mem$\7795  [61:0];
-  assign _0834_ = _0169_[0] ? e_in[287] : e_in[286];
-  assign _0835_ = _0169_[0] ? e_in[291] : e_in[290];
-  assign _0836_ = _0169_[0] ? e_in[295] : e_in[294];
-  assign _0837_ = _0169_[0] ? e_in[299] : e_in[298];
-  assign _0838_ = _0169_[0] ? e_in[303] : e_in[302];
-  assign _0839_ = _0169_[0] ? e_in[307] : e_in[306];
-  assign _0840_ = _0169_[0] ? e_in[311] : e_in[310];
-  assign _0841_ = _0169_[0] ? e_in[315] : e_in[314];
-  assign _0842_ = _0169_[2] ? _0775_ : _0774_;
-  assign _0843_ = _0169_[2] ? _0779_ : _0778_;
-  assign _0844_ = _0192_[0] ? e_in[287] : e_in[286];
-  assign _0845_ = _0192_[0] ? e_in[291] : e_in[290];
-  assign _0846_ = _0192_[0] ? e_in[295] : e_in[294];
-  assign _0847_ = _0192_[0] ? e_in[299] : e_in[298];
-  assign _0848_ = _0192_[0] ? e_in[303] : e_in[302];
-  assign _0849_ = _0192_[0] ? e_in[307] : e_in[306];
-  assign _0850_ = _0192_[0] ? e_in[311] : e_in[310];
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-  assign _0853_ = _0192_[2] ? _0790_ : _0789_;
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-  assign _0858_ = _0238_[0] ? e_in[303] : e_in[302];
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-  assign _0862_ = _0238_[2] ? _0797_ : _0796_;
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-  assign _0878_ = _0269_[0] ? e_in[303] : e_in[302];
-  assign _0879_ = _0269_[0] ? e_in[307] : e_in[306];
-  assign _0880_ = _0269_[0] ? e_in[311] : e_in[310];
-  assign _0881_ = _0269_[0] ? e_in[315] : e_in[314];
-  assign _0882_ = _0269_[2] ? _0819_ : _0818_;
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-  assign _0884_ = _0270_[0] ? e_in[337] : e_in[336];
-  assign _0885_ = _0270_[0] ? e_in[341] : e_in[340];
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-  assign _0887_ = _0169_[0] ? e_in[293] : e_in[292];
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-  assign _0889_ = _0169_[0] ? e_in[301] : e_in[300];
-  assign _0890_ = _0169_[0] ? e_in[305] : e_in[304];
-  assign _0891_ = _0169_[0] ? e_in[309] : e_in[308];
-  assign _0892_ = _0169_[0] ? e_in[313] : e_in[312];
-  assign _0893_ = _0169_[0] ? e_in[317] : e_in[316];
-  assign _0894_ = _0169_[2] ? _0777_ : _0776_;
-  assign _0895_ = _0169_[2] ? _0781_ : _0780_;
-  assign _0896_ = _0192_[0] ? e_in[289] : e_in[288];
-  assign _0897_ = _0192_[0] ? e_in[293] : e_in[292];
-  assign _0898_ = _0192_[0] ? e_in[297] : e_in[296];
-  assign _0899_ = _0192_[0] ? e_in[301] : e_in[300];
-  assign _0900_ = _0192_[0] ? e_in[305] : e_in[304];
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-  assign _0902_ = _0192_[0] ? e_in[313] : e_in[312];
-  assign _0903_ = _0192_[0] ? e_in[317] : e_in[316];
-  assign _0904_ = _0192_[2] ? _0788_ : _0787_;
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-  assign _0912_ = _0238_[0] ? e_in[313] : e_in[312];
-  assign _0913_ = _0238_[0] ? e_in[317] : e_in[316];
-  assign _0914_ = _0238_[2] ? _0799_ : _0798_;
-  assign _0915_ = _0238_[2] ? _0803_ : _0802_;
-  assign _0916_ = _0268_[0] ? e_in[289] : e_in[288];
-  assign _0917_ = _0268_[0] ? e_in[293] : e_in[292];
-  assign _0918_ = _0268_[0] ? e_in[297] : e_in[296];
-  assign _0919_ = _0268_[0] ? e_in[301] : e_in[300];
-  assign _0920_ = _0268_[0] ? e_in[305] : e_in[304];
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-  assign _0922_ = _0268_[0] ? e_in[313] : e_in[312];
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-  assign _0924_ = _0268_[2] ? _0810_ : _0809_;
-  assign _0925_ = _0268_[2] ? _0814_ : _0813_;
-  assign _0926_ = _0269_[0] ? e_in[289] : e_in[288];
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-  assign _0774_ = _0169_[1] ? _0886_ : _0834_;
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-  assign _0818_ = _0269_[1] ? _0926_ : _0874_;
-  assign _0819_ = _0269_[1] ? _0927_ : _0875_;
-  assign _0820_ = _0269_[1] ? _0928_ : _0876_;
-  assign _0821_ = _0269_[1] ? _0929_ : _0877_;
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-  assign _0825_ = _0269_[1] ? _0933_ : _0881_;
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-  assign _0827_ = _0269_[3] ? _0935_ : _0883_;
-  assign _0829_ = _0270_[1] ? _0936_ : _0884_;
-  assign _0830_ = _0270_[1] ? _0937_ : _0885_;
-  assign _0000_ = 1'h1 & e_in[283];
-  assign a_in = _0000_ ? r[72:9] : e_in[154:91];
-  assign _0001_ = 1'h1 & e_in[284];
-  assign b_in = _0001_ ? r[72:9] : e_in[218:155];
-  assign _0002_ = 1'h1 & e_in[285];
-  assign c_in = _0002_ ? r[72:9] : e_in[282:219];
-  assign _0003_ = r[191] & e_in[0];
-  assign _0004_ = ~ _0003_;
-  assign _0005_ = ~ _0011_;
-  assign _0006_ = _0005_ | _0004_;
-  assign _0007_ = rst ? 335'h000000000000000000000000000000000000000000000000000000000000000000000000000000000000 : { _0736_, _0764_, _0734_[118:72], _0737_, _0734_[7:2], _0738_, _0734_[0], _0763_ };
-  assign _0008_ = rst ? ctrl[127:0] : { _0722_, _0039_ };
-  assign _0009_ = rst ? 65'h08000000000000001 : { _0762_[0], _0729_, _0728_, _0727_, _0726_, _0725_, _0724_, _0723_ };
-  assign _0010_ = rst ? ctrl[320:193] : _0762_[128:1];
-  assign _0011_ = rst ? 1'h0 : 1'h1;
-  always @(posedge clk)
-    _0012_ <= _0006_;
-  always @(posedge clk)
-    r <= _0007_;
-  always @(posedge clk)
-    ctrl <= { _0010_, _0009_, _0008_ };
-  assign _0013_ = r[114] ? r[119:115] : e_in[322:318];
-  assign _0014_ = e_in[334] ? { b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31:0], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31:0] } : { 33'h000000000, b_in[31:0], 33'h000000000, a_in[31:0] };
-  assign _0015_ = e_in[334] ? { b_in[63], b_in, a_in[63], a_in } : { 1'h0, b_in, 1'h0, a_in };
-  assign _0016_ = e_in[333] ? _0014_ : _0015_;
-  assign _0017_ = e_in[333] ? a_in[31] : a_in[63];
-  assign _0018_ = e_in[333] ? b_in[31] : b_in[63];
-  assign _0019_ = e_in[334] ? _0017_ : 1'h0;
-  assign _0020_ = e_in[334] ? _0018_ : 1'h0;
-  assign _0021_ = ~ _0019_;
-  assign _0022_ = - $signed(a_in);
-  assign _0023_ = _0021_ ? a_in : _0022_;
-  assign _0024_ = ~ _0020_;
-  assign _0025_ = - $signed(b_in);
-  assign _0026_ = _0024_ ? b_in : _0025_;
-  assign _0027_ = e_in[8:3] == 6'h27;
-  assign _0028_ = _0027_ ? 1'h1 : 1'h0;
-  assign _0029_ = ~ _0028_;
-  assign _0030_ = _0020_ & _0029_;
-  assign _0031_ = _0019_ ^ _0030_;
-  assign _0032_ = ~ e_in[333];
-  assign _0033_ = e_in[8:3] == 6'h16;
-  assign _0034_ = _0033_ ? 1'h1 : 1'h0;
-  assign _0035_ = e_in[8:3] == 6'h16;
-  assign _0036_ = _0035_ ? { _0023_[31:0], 32'h00000000 } : { 32'h00000000, _0023_[31:0] };
-  assign _0037_ = _0032_ ? { _0026_, _0023_ } : { 32'h00000000, _0026_[31:0], _0036_ };
-  assign _0038_ = _0032_ ? _0034_ : 1'h0;
-  assign _0039_ = ctrl[63:0] + 64'h0000000000000001;
-  assign _0040_ = ctrl[127:64] - 64'h0000000000000001;
-  assign _0041_ = ext_irq_in ? 64'h0000000000000500 : ctrl[256:193];
-  assign _0042_ = ext_irq_in ? 1'h1 : 1'h0;
-  assign _0043_ = ctrl[127] ? 64'h0000000000000900 : _0041_;
-  assign _0044_ = ctrl[127] ? 1'h1 : _0042_;
-  assign _0045_ = ctrl[143] ? _0043_ : ctrl[256:193];
-  assign _0046_ = ctrl[143] ? _0044_ : 1'h0;
-  assign _0047_ = ~ ctrl[142];
-  assign _0048_ = e_in[72:9] + 64'h0000000000000004;
-  assign _0049_ = e_in[8:3] == 6'h38;
-  assign right_shift = _0049_ ? 1'h1 : 1'h0;
-  assign _0050_ = e_in[8:3] == 6'h32;
-  assign _0051_ = e_in[8:3] == 6'h33;
-  assign _0052_ = _0050_ | _0051_;
-  assign rot_clear_left = _0052_ ? 1'h1 : 1'h0;
-  assign _0053_ = e_in[8:3] == 6'h32;
-  assign _0054_ = e_in[8:3] == 6'h34;
-  assign _0055_ = _0053_ | _0054_;
-  assign rot_clear_right = _0055_ ? 1'h1 : 1'h0;
-  assign _0056_ = e_in[8:3] == 6'h18;
-  assign rot_sign_ext = _0056_ ? 1'h1 : 1'h0;
-  assign _0057_ = ctrl[192] == 1'h1;
-  assign _0058_ = _0046_ & e_in[0];
-  assign _0059_ = e_in[0] & ctrl[142];
-  assign _0060_ = 6'h3d - e_in[8:3];
-  assign _0061_ = _0773_ == 1'h1;
-  assign _0062_ = e_in[8:3] == 6'h26;
-  assign _0063_ = e_in[8:3] == 6'h2a;
-  assign _0064_ = _0062_ | _0063_;
-  assign _0065_ = _0064_ ? e_in[355] : 1'h0;
-  assign _0066_ = _0061_ ? 1'h1 : _0065_;
-  assign _0067_ = _0059_ & _0066_;
-  assign _0068_ = e_in[2:1] == 2'h1;
-  assign _0069_ = e_in[0] & _0068_;
-  assign _0070_ = e_in[8:3] == 6'h00;
-  assign _0071_ = e_in[336] ? { ctrl[191:159], 4'h0, ctrl[154:150], 6'h00, ctrl[143:128], 64'h0000000000000c00 } : { ctrl[320:257], _0045_ };
-  assign _0072_ = e_in[336] ? 1'h1 : 1'h0;
-  assign _0073_ = e_in[336] ? 1'h1 : 1'h0;
-  assign _0074_ = e_in[336] ? 1'h0 : 1'h1;
-  assign _0075_ = e_in[8:3] == 6'h35;
-  assign _0076_ = e_in[345:336] == 10'h100;
-  assign _0077_ = _0076_ ? 1'h1 : 1'h0;
-  assign _0078_ = _0076_ ? 1'h0 : 1'h1;
-  assign _0079_ = e_in[8:3] == 6'h04;
-  assign _0080_ = e_in[8:3] == 6'h01;
-  assign _0081_ = ~ e_in[326];
-  assign _0082_ = ~ a_in;
-  assign _0083_ = _0081_ ? a_in : _0082_;
-  assign _0084_ = e_in[329:328] == 2'h0;
-  assign _0085_ = e_in[329:328] == 2'h1;
-  assign _0086_ = e_in[329:328] == 2'h2;
-  function [0:0] \5155 ;
-    input [0:0] a;
-    input [2:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \5155  = b[0:0];
-      3'b?1?:
-        \5155  = b[1:1];
-      3'b1??:
-        \5155  = b[2:2];
-      default:
-        \5155  = a;
-    endcase
-  endfunction
-  assign _0087_ = \5155 (1'hx, { 1'h1, _0013_[0], 1'h0 }, { _0086_, _0085_, _0084_ });
-  assign _0088_ = { 1'h0, _0083_ } + { 1'h0, b_in };
-  assign _0089_ = _0088_ + { 64'h0000000000000000, _0087_ };
-  assign _0090_ = _0089_[32] ^ _0083_[32];
-  assign _0091_ = _0090_ ^ b_in[32];
-  assign _0092_ = e_in[8:3] == 6'h02;
-  assign _0093_ = e_in[330] ? { e_in[72:9], 7'h44, _0013_[4:2], _0091_, _0089_[64], 106'h200000000000000000000000000, e_in[78:73], 3'h1 } : { e_in[72:9], 7'h44, _0013_, 106'h000000000000000000000000000, e_in[78:73], 3'h1 };
-  assign _0094_ = _0089_[64] ^ _0089_[63];
-  assign _0095_ = _0083_[63] ^ b_in[63];
-  assign _0096_ = ~ _0095_;
-  assign _0097_ = _0094_ & _0096_;
-  assign _0098_ = _0091_ ^ _0089_[31];
-  assign _0099_ = _0083_[31] ^ b_in[31];
-  assign _0100_ = ~ _0099_;
-  assign _0101_ = _0098_ & _0100_;
-  assign _0102_ = _0097_ ? 1'h1 : _0093_[119];
-  assign _0103_ = e_in[325] ? { _0093_[190:120], _0102_, _0101_, _0097_, _0093_[116:115], 1'h1, _0093_[113:0] } : _0093_;
-  assign _0104_ = e_in[8:3] == 6'h09;
-  assign _0105_ = ~ e_in[333];
-  assign _0106_ = _0104_ ? e_in[356] : _0105_;
-  assign _0107_ = a_in[31:0] ^ b_in[31:0];
-  assign _0108_ = | _0107_;
-  assign _0109_ = ~ _0108_;
-  assign _0110_ = a_in[63:32] ^ b_in[63:32];
-  assign _0111_ = | _0110_;
-  assign _0112_ = ~ _0111_;
-  assign _0113_ = ~ _0106_;
-  assign _0114_ = _0113_ | _0112_;
-  assign _0115_ = _0109_ & _0114_;
-  assign _0116_ = _0106_ ? a_in[63] : a_in[31];
-  assign _0117_ = _0106_ ? b_in[63] : b_in[31];
-  assign _0118_ = _0116_ != _0117_;
-  assign _0119_ = ~ _0106_;
-  assign _0120_ = _0119_ & _0091_;
-  assign _0121_ = _0106_ & _0089_[64];
-  assign _0122_ = _0120_ | _0121_;
-  assign _0123_ = ~ _0122_;
-  assign _0124_ = ~ _0122_;
-  assign _0125_ = _0118_ ? { _0116_, _0117_, 1'h0, _0117_, _0116_ } : { _0122_, _0123_, 1'h0, _0122_, _0124_ };
-  assign _0126_ = _0115_ ? 5'h04 : _0125_;
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-  assign _0128_ = e_in[334] ? { _0126_[4:2], _0013_[4] } : { _0126_[1:0], _0126_[2], _0013_[4] };
-  assign _0129_ = e_in[360:358] == 3'h0;
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-  function [7:0] \5353 ;
-    input [7:0] a;
-    input [63:0] b;
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-    (* parallel_case *)
-    casez (s)
-      8'b???????1:
-        \5353  = b[7:0];
-      8'b??????1?:
-        \5353  = b[15:8];
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-        \5353  = b[23:16];
-      8'b????1???:
-        \5353  = b[31:24];
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-      default:
-        \5353  = a;
-    endcase
-  endfunction
-  assign _0137_ = \5353 (8'h00, 64'h0102040810204080, { _0136_, _0135_, _0134_, _0133_, _0132_, _0131_, _0130_, _0129_ });
-  assign _0138_ = _0126_ & e_in[360:356];
-  assign _0139_ = | _0138_;
-  assign _0140_ = _0139_ ? { ctrl[191:159], 4'h0, ctrl[154:150], 6'h02, ctrl[143:128], 64'h0000000000000700 } : { ctrl[320:257], _0045_ };
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-  assign _0162_ = e_in[336] ? b_in : _0161_;
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-  assign _0164_ = ~ e_in[358];
-  assign _0165_ = a_in - 64'h0000000000000001;
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-  assign _0169_ = 32'd31 - { 27'h0000000, e_in[355:351] };
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-  assign _0172_ = a_in != 64'h0000000000000001;
-  assign _0173_ = _0172_ ? 1'h1 : 1'h0;
-  assign _0174_ = _0173_ ^ e_in[357];
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-  assign _0177_ = _0175_ & _0176_;
-  assign _0178_ = _0177_ ? 32'd1 : 32'd0;
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-  assign _0187_ = _0185_ & _0186_;
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-  assign _0192_ = 32'd31 - { 27'h0000000, e_in[355:351] };
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-  assign _0197_ = _0196_ ^ e_in[357];
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-  assign _0201_ = _0200_ ? 32'd1 : 32'd0;
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-  assign _0204_ = _0202_ ? { b_in[63:2], 2'h0 } : 64'h0000000000000000;
-  assign _0205_ = e_in[8:3] == 6'h07;
-  assign _0206_ = b_in[5] | b_in[14];
-  assign _0207_ = ~ b_in[14];
-  assign _0208_ = b_in[14] ? 2'h3 : b_in[5:4];
-  assign _0209_ = b_in[14] ? 1'h1 : b_in[15];
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-  assign _0214_ = _0213_ ? 8'hff : 8'h00;
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-  assign _0235_ = e_in[369] | e_in[368];
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-  assign _0239_ = _0806_ ? a_in : b_in;
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-  function [7:0] \5912 ;
-    input [7:0] a;
-    input [63:0] b;
-    input [7:0] s;
-    (* parallel_case *)
-    casez (s)
-      8'b???????1:
-        \5912  = b[7:0];
-      8'b??????1?:
-        \5912  = b[15:8];
-      8'b?????1??:
-        \5912  = b[23:16];
-      8'b????1???:
-        \5912  = b[31:24];
-      8'b???1????:
-        \5912  = b[39:32];
-      8'b??1?????:
-        \5912  = b[47:40];
-      8'b?1??????:
-        \5912  = b[55:48];
-      8'b1???????:
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-      default:
-        \5912  = a;
-    endcase
-  endfunction
-  assign _0250_ = \5912 (8'h00, 64'h0102040810204080, { _0249_, _0248_, _0247_, _0246_, _0245_, _0244_, _0243_, _0242_ });
-  assign _0251_ = 32'd0 == { 29'h00000000, e_in[355:353] };
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-  assign _0270_ = 32'd5 + { 30'h00000000, _0817_, _0828_ };
-  assign _0271_ = 32'd31 - { 27'h0000000, _0267_[4:0] };
-  assign _0272_ = $signed(_0271_) / $signed(32'd4);
-  assign _0273_ = _0272_[2:0] == 3'h0;
-  assign _0274_ = _0272_[2:0] == 3'h1;
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-  function [7:0] \6042 ;
-    input [7:0] a;
-    input [63:0] b;
-    input [7:0] s;
-    (* parallel_case *)
-    casez (s)
-      8'b???????1:
-        \6042  = b[7:0];
-      8'b??????1?:
-        \6042  = b[15:8];
-      8'b?????1??:
-        \6042  = b[23:16];
-      8'b????1???:
-        \6042  = b[31:24];
-      8'b???1????:
-        \6042  = b[39:32];
-      8'b??1?????:
-        \6042  = b[47:40];
-      8'b?1??????:
-        \6042  = b[55:48];
-      8'b1???????:
-        \6042  = b[63:56];
-      default:
-        \6042  = a;
-    endcase
-  endfunction
-  assign _0281_ = \6042 (8'h00, 64'h0102040810204080, { _0280_, _0279_, _0278_, _0277_, _0276_, _0275_, _0274_, _0273_ });
-  assign _0282_ = 32'd0 == { 27'h0000000, _0267_[4:0] };
-  assign _0283_ = _0282_ ? _0833_ : e_in[286];
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-  assign _0341_ = _0340_ ? _0833_ : e_in[315];
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-  assign _0345_ = _0344_ ? _0833_ : e_in[317];
-  assign _0346_ = _0241_ ? { _0266_, _0266_, _0266_, _0266_, _0266_, _0266_, _0266_, _0266_, _0250_, 1'h1 } : { _0345_, _0343_, _0341_, _0339_, _0337_, _0335_, _0333_, _0331_, _0329_, _0327_, _0325_, _0323_, _0321_, _0319_, _0317_, _0315_, _0313_, _0311_, _0309_, _0307_, _0305_, _0303_, _0301_, _0299_, _0297_, _0295_, _0293_, _0291_, _0289_, _0287_, _0285_, _0283_, _0281_, 1'h1 };
-  assign _0347_ = e_in[8:3] == 6'h0e;
-  assign _0348_ = e_in[8:3] == 6'h25;
-  assign _0349_ = { 22'h000000, e_in[350:346], e_in[355:351] } == 32'd1;
-  assign _0350_ = _0349_ ? { 32'h00000000, _0013_[4], _0013_[2], _0013_[0], 9'h000, _0013_[3], _0013_[1] } : a_in[63:18];
-  assign _0351_ = { e_in[350:346], e_in[355:351] } == 10'h10c;
-  assign _0352_ = { e_in[350:346], e_in[355:351] } == 10'h016;
-  assign _0353_ = ctrl[142] ? 1'h1 : 1'h0;
-  function [63:0] \6311 ;
-    input [63:0] a;
-    input [127:0] b;
-    input [1:0] s;
-    (* parallel_case *)
-    casez (s)
-      2'b?1:
-        \6311  = b[63:0];
-      2'b1?:
-        \6311  = b[127:64];
-      default:
-        \6311  = a;
-    endcase
-  endfunction
-  assign _0354_ = \6311 (c_in, ctrl[127:0], { _0352_, _0351_ });
-  function [0:0] \6313 ;
-    input [0:0] a;
-    input [1:0] b;
-    input [1:0] s;
-    (* parallel_case *)
-    casez (s)
-      2'b?1:
-        \6313  = b[0:0];
-      2'b1?:
-        \6313  = b[1:1];
-      default:
-        \6313  = a;
-    endcase
-  endfunction
-  assign _0355_ = \6313 (_0353_, 2'h0, { _0352_, _0351_ });
-  assign _0356_ = e_in[84] ? { _0350_, a_in[17:0] } : _0354_;
-  assign _0357_ = e_in[84] ? 1'h0 : _0355_;
-  assign _0358_ = e_in[8:3] == 6'h26;
-  assign _0359_ = ~ e_in[355];
-  assign _0360_ = e_in[354] ? 1'h0 : 1'h1;
-  assign _0361_ = e_in[354] ? 1'h0 : 1'h1;
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-  assign _0363_ = _0369_ ? 1'h0 : _0360_;
-  assign _0364_ = _0370_ ? 1'h0 : _0361_;
-  assign _0365_ = _0371_ ? 3'h1 : _0362_;
-  assign _0366_ = e_in[353] & _0360_;
-  assign _0367_ = e_in[353] & _0360_;
-  assign _0368_ = e_in[353] & _0360_;
-  assign _0369_ = _0360_ & _0366_;
-  assign _0370_ = _0360_ & _0367_;
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-  assign _0372_ = _0378_ ? 1'h0 : _0363_;
-  assign _0373_ = _0379_ ? 1'h0 : _0364_;
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-  assign _0419_ = e_in[347] & _0408_;
-  assign _0420_ = e_in[347] & _0408_;
-  assign _0421_ = _0408_ & _0419_;
-  assign _0422_ = _0408_ & _0420_;
-  assign _0423_ = _0417_ ? 3'h7 : _0418_;
-  assign _0424_ = { 29'h00000000, _0423_ } == 32'd0;
-  assign _0425_ = _0424_ ? e_in[317:314] : 4'h0;
-  assign _0426_ = { 29'h00000000, _0423_ } == 32'd1;
-  assign _0427_ = _0426_ ? e_in[313:310] : 4'h0;
-  assign _0428_ = { 29'h00000000, _0423_ } == 32'd2;
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-  assign _0430_ = { 29'h00000000, _0423_ } == 32'd3;
-  assign _0431_ = _0430_ ? e_in[305:302] : 4'h0;
-  assign _0432_ = { 29'h00000000, _0423_ } == 32'd4;
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-  assign _0434_ = { 29'h00000000, _0423_ } == 32'd5;
-  assign _0435_ = _0434_ ? e_in[297:294] : 4'h0;
-  assign _0436_ = { 29'h00000000, _0423_ } == 32'd6;
-  assign _0437_ = _0436_ ? e_in[293:290] : 4'h0;
-  assign _0438_ = { 29'h00000000, _0423_ } == 32'd7;
-  assign _0439_ = _0438_ ? e_in[289:286] : 4'h0;
-  assign _0440_ = _0359_ ? { 32'h00000000, e_in[317:286] } : { 32'h00000000, _0425_, _0427_, _0429_, _0431_, _0433_, _0435_, _0437_, _0439_ };
-  assign _0441_ = e_in[8:3] == 6'h24;
-  assign _0442_ = ~ e_in[355];
-  assign _0443_ = e_in[354] ? 1'h0 : 1'h1;
-  assign _0444_ = e_in[354] ? 1'h0 : 1'h1;
-  assign _0445_ = e_in[354] ? 3'h0 : 3'hx;
-  assign _0446_ = _0452_ ? 1'h0 : _0443_;
-  assign _0447_ = _0453_ ? 1'h0 : _0444_;
-  assign _0448_ = _0454_ ? 3'h1 : _0445_;
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-  assign _0450_ = e_in[353] & _0443_;
-  assign _0451_ = e_in[353] & _0443_;
-  assign _0452_ = _0443_ & _0449_;
-  assign _0453_ = _0443_ & _0450_;
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-  assign _0457_ = _0463_ ? 3'h2 : _0448_;
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-  assign _0464_ = _0470_ ? 1'h0 : _0455_;
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-  assign _0471_ = _0455_ & _0468_;
-  assign _0472_ = _0455_ & _0469_;
-  assign _0473_ = _0479_ ? 1'h0 : _0464_;
-  assign _0474_ = _0480_ ? 1'h0 : _0465_;
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-  assign _0502_ = e_in[347] & _0491_;
-  assign _0503_ = e_in[347] & _0491_;
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-  assign _0506_ = _0500_ ? 3'h7 : _0501_;
-  assign _0507_ = _0506_ == 3'h0;
-  assign _0508_ = _0506_ == 3'h1;
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-  assign _0513_ = _0506_ == 3'h6;
-  assign _0514_ = _0506_ == 3'h7;
-  function [7:0] \6671 ;
-    input [7:0] a;
-    input [63:0] b;
-    input [7:0] s;
-    (* parallel_case *)
-    casez (s)
-      8'b???????1:
-        \6671  = b[7:0];
-      8'b??????1?:
-        \6671  = b[15:8];
-      8'b?????1??:
-        \6671  = b[23:16];
-      8'b????1???:
-        \6671  = b[31:24];
-      8'b???1????:
-        \6671  = b[39:32];
-      8'b??1?????:
-        \6671  = b[47:40];
-      8'b?1??????:
-        \6671  = b[55:48];
-      8'b1???????:
-        \6671  = b[63:56];
-      default:
-        \6671  = a;
-    endcase
-  endfunction
-  assign _0515_ = \6671 (8'h00, 64'h0102040810204080, { _0514_, _0513_, _0512_, _0511_, _0510_, _0509_, _0508_, _0507_ });
-  assign _0516_ = _0442_ ? e_in[354:347] : _0515_;
-  assign _0517_ = e_in[8:3] == 6'h28;
-  assign _0518_ = c_in[14] ? 2'h3 : c_in[5:4];
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-  assign _0520_ = e_in[351] ? c_in[1] : c_in[1];
-  assign _0521_ = e_in[351] ? ctrl[139:130] : { c_in[11:6], _0518_, c_in[3:2] };
-  assign _0522_ = e_in[351] ? ctrl[142:141] : c_in[14:13];
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-  assign _0524_ = e_in[351] ? ctrl[187:144] : c_in[59:16];
-  assign _0525_ = e_in[351] ? ctrl[191:189] : c_in[63:61];
-  assign _0526_ = e_in[8:3] == 6'h29;
-  assign _0527_ = { 22'h000000, e_in[350:346], e_in[355:351] } == 32'd1;
-  assign _0528_ = _0527_ ? { c_in[31], c_in[19], c_in[30], c_in[18], c_in[29], 1'h1 } : { _0013_, 1'h0 };
-  assign _0529_ = { e_in[350:346], e_in[355:351] } == 10'h016;
-  assign _0530_ = ctrl[142] ? 1'h1 : 1'h0;
-  function [63:0] \6761 ;
-    input [63:0] a;
-    input [63:0] b;
-    input [0:0] s;
-    (* parallel_case *)
-    casez (s)
-      1'b1:
-        \6761  = b[63:0];
-      default:
-        \6761  = a;
-    endcase
-  endfunction
-  assign _0531_ = \6761 (_0040_, c_in, _0529_);
-  function [0:0] \6763 ;
-    input [0:0] a;
-    input [0:0] b;
-    input [0:0] s;
-    (* parallel_case *)
-    casez (s)
-      1'b1:
-        \6763  = b[0:0];
-      default:
-        \6763  = a;
-    endcase
-  endfunction
-  assign _0532_ = \6763 (_0530_, 1'h0, _0529_);
-  assign _0533_ = e_in[78] ? _0040_ : _0531_;
-  assign _0534_ = e_in[78] ? _0528_ : { _0013_, 1'h0 };
-  assign _0535_ = e_in[78] ? c_in : 64'h0000000000000000;
-  assign _0536_ = e_in[78] ? 1'h1 : 1'h0;
-  assign _0537_ = e_in[78] ? 1'h0 : _0532_;
-  assign _0538_ = e_in[8:3] == 6'h2a;
-  assign _0539_ = e_in[8:3] == 6'h2f;
-  assign _0540_ = e_in[8:3] == 6'h30;
-  assign _0541_ = e_in[330] ? { e_in[72:9], 7'h44, _0013_[4:2], rotator_carry, rotator_carry, 106'h200000000000000000000000000, e_in[78:73], 3'h1 } : { e_in[72:9], 7'h44, _0013_, 106'h000000000000000000000000000, e_in[78:73], 3'h1 };
-  assign _0542_ = e_in[8:3] == 6'h32;
-  assign _0543_ = e_in[8:3] == 6'h33;
-  assign _0544_ = _0542_ | _0543_;
-  assign _0545_ = e_in[8:3] == 6'h34;
-  assign _0546_ = _0544_ | _0545_;
-  assign _0547_ = e_in[8:3] == 6'h37;
-  assign _0548_ = _0546_ | _0547_;
-  assign _0549_ = e_in[8:3] == 6'h38;
-  assign _0550_ = _0548_ | _0549_;
-  assign _0551_ = e_in[8:3] == 6'h18;
-  assign _0552_ = _0550_ | _0551_;
-  assign _0553_ = e_in[8:3] == 6'h1c;
-  assign _0554_ = e_in[8:3] == 6'h19;
-  assign _0555_ = e_in[8:3] == 6'h2b;
-  assign _0556_ = e_in[8:3] == 6'h2c;
-  assign _0557_ = _0555_ | _0556_;
-  assign _0558_ = e_in[8:3] == 6'h2d;
-  assign _0559_ = _0557_ | _0558_;
-  assign _0560_ = e_in[8:3] == 6'h15;
-  assign _0561_ = e_in[8:3] == 6'h16;
-  assign _0562_ = _0560_ | _0561_;
-  assign _0563_ = e_in[8:3] == 6'h27;
-  assign _0564_ = _0562_ | _0563_;
-  function [0:0] \6847 ;
-    input [0:0] a;
-    input [27:0] b;
-    input [27:0] s;
-    (* parallel_case *)
-    casez (s)
-      28'b???????????????????????????1:
-        \6847  = b[0:0];
-      28'b??????????????????????????1?:
-        \6847  = b[1:1];
-      28'b?????????????????????????1??:
-        \6847  = b[2:2];
-      28'b????????????????????????1???:
-        \6847  = b[3:3];
-      28'b???????????????????????1????:
-        \6847  = b[4:4];
-      28'b??????????????????????1?????:
-        \6847  = b[5:5];
-      28'b?????????????????????1??????:
-        \6847  = b[6:6];
-      28'b????????????????????1???????:
-        \6847  = b[7:7];
-      28'b???????????????????1????????:
-        \6847  = b[8:8];
-      28'b??????????????????1?????????:
-        \6847  = b[9:9];
-      28'b?????????????????1??????????:
-        \6847  = b[10:10];
-      28'b????????????????1???????????:
-        \6847  = b[11:11];
-      28'b???????????????1????????????:
-        \6847  = b[12:12];
-      28'b??????????????1?????????????:
-        \6847  = b[13:13];
-      28'b?????????????1??????????????:
-        \6847  = b[14:14];
-      28'b????????????1???????????????:
-        \6847  = b[15:15];
-      28'b???????????1????????????????:
-        \6847  = b[16:16];
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-        \6847  = b[17:17];
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-        \6847  = b[18:18];
-      28'b????????1???????????????????:
-        \6847  = b[19:19];
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-        \6847  = b[20:20];
-      28'b??????1?????????????????????:
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-      28'b1???????????????????????????:
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-      default:
-        \6847  = a;
-    endcase
-  endfunction
-  assign _0565_ = \6847 (1'h0, 28'hc000800, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
-  function [0:0] \6848 ;
-    input [0:0] a;
-    input [27:0] b;
-    input [27:0] s;
-    (* parallel_case *)
-    casez (s)
-      28'b???????????????????????????1:
-        \6848  = b[0:0];
-      28'b??????????????????????????1?:
-        \6848  = b[1:1];
-      28'b?????????????????????????1??:
-        \6848  = b[2:2];
-      28'b????????????????????????1???:
-        \6848  = b[3:3];
-      28'b???????????????????????1????:
-        \6848  = b[4:4];
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-        \6848  = b[5:5];
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-      28'b???????????????????1????????:
-        \6848  = b[8:8];
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-        \6848  = b[9:9];
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-        \6848  = b[10:10];
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-        \6848  = b[11:11];
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-        \6848  = b[16:16];
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-        \6848  = b[18:18];
-      28'b????????1???????????????????:
-        \6848  = b[19:19];
-      28'b???????1????????????????????:
-        \6848  = b[20:20];
-      28'b??????1?????????????????????:
-        \6848  = b[21:21];
-      28'b?????1??????????????????????:
-        \6848  = b[22:22];
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-        \6848  = b[23:23];
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-        \6848  = b[24:24];
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-        \6848  = b[25:25];
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-        \6848  = b[26:26];
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-      default:
-        \6848  = a;
-    endcase
-  endfunction
-  assign _0566_ = \6848 (1'h0, { 19'h08001, _0203_, _0182_, 7'h40 }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
-  function [0:0] \6849 ;
-    input [0:0] a;
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-      28'b???????????????????????1????:
-        \6920  = b[319:256];
-      28'b??????????????????????1?????:
-        \6920  = b[383:320];
-      28'b?????????????????????1??????:
-        \6920  = b[447:384];
-      28'b????????????????????1???????:
-        \6920  = b[511:448];
-      28'b???????????????????1????????:
-        \6920  = b[575:512];
-      28'b??????????????????1?????????:
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-      28'b????????????????????????1???:
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-  assign _0744_ = _0742_ ? 1'h1 : _0740_;
-  assign _0745_ = _0749_ ? _0048_ : _0735_[70:7];
-  assign _0746_ = _0744_ ? 1'h1 : 1'h0;
-  assign _0747_ = _0744_ ? 1'h1 : _0733_;
-  assign _0748_ = _0744_ ? 1'h1 : _0735_[0];
-  assign _0749_ = _0744_ & _0741_;
-  assign _0750_ = ~ l_in[6];
-  assign _0751_ = ~ l_in[5];
-  assign _0752_ = _0751_ ? 64'h0000000000000300 : 64'h0000000000000380;
-  assign _0753_ = ~ l_in[5];
-  assign _0754_ = _0753_ ? 64'h0000000000000400 : 64'h0000000000000480;
-  assign _0755_ = _0753_ ? l_in[4:3] : 2'h0;
-  assign _0756_ = _0753_ ? l_in[2] : 1'h0;
-  assign _0757_ = _0753_ ? l_in[1] : 1'h0;
-  assign _0758_ = _0750_ ? _0752_ : _0754_;
-  assign _0759_ = _0750_ ? 2'h0 : _0755_;
-  assign _0760_ = _0750_ ? 1'h0 : _0756_;
-  assign _0761_ = _0750_ ? 1'h0 : _0757_;
-  assign _0762_ = l_in[0] ? { ctrl[191:159], _0761_, 1'h0, _0760_, 1'h0, ctrl[154:150], 2'h0, _0759_, 2'h0, ctrl[143:128], _0758_, 1'h1 } : { _0743_, _0746_ };
-  assign _0763_ = l_in[0] ? 1'h1 : _0747_;
-  assign _0764_ = l_in[0] ? { r[334:271], 7'h45 } : { _0745_, _0735_[6:1], _0748_ };
-  assign _0765_ = e_in[366:361] == 6'h1f;
-  assign _0766_ = e_in[345:344] == 2'h3;
-  assign _0767_ = _0765_ & _0766_;
-  assign _0768_ = e_in[340:336] == 5'h15;
-  assign _0769_ = _0767_ & _0768_;
-  assign _0770_ = _0769_ ? 1'h1 : 1'h0;
-  assign _0771_ = ~ ctrl[142];
-  reg [0:0] \7795  [61:0];
-  initial begin
-    \7795 [0] = 1'h0;
-    \7795 [1] = 1'h0;
-    \7795 [2] = 1'h0;
-    \7795 [3] = 1'h1;
-    \7795 [4] = 1'h0;
-    \7795 [5] = 1'h0;
-    \7795 [6] = 1'h0;
-    \7795 [7] = 1'h0;
-    \7795 [8] = 1'h0;
-    \7795 [9] = 1'h0;
-    \7795 [10] = 1'h0;
-    \7795 [11] = 1'h0;
-    \7795 [12] = 1'h1;
-    \7795 [13] = 1'h0;
-    \7795 [14] = 1'h0;
-    \7795 [15] = 1'h0;
-    \7795 [16] = 1'h0;
-    \7795 [17] = 1'h0;
-    \7795 [18] = 1'h0;
-    \7795 [19] = 1'h0;
-    \7795 [20] = 1'h1;
-    \7795 [21] = 1'h0;
-    \7795 [22] = 1'h0;
-    \7795 [23] = 1'h0;
-    \7795 [24] = 1'h1;
-    \7795 [25] = 1'h0;
-    \7795 [26] = 1'h0;
-    \7795 [27] = 1'h0;
-    \7795 [28] = 1'h0;
-    \7795 [29] = 1'h0;
-    \7795 [30] = 1'h0;
-    \7795 [31] = 1'h0;
-    \7795 [32] = 1'h0;
-    \7795 [33] = 1'h0;
-    \7795 [34] = 1'h0;
-    \7795 [35] = 1'h0;
-    \7795 [36] = 1'h0;
-    \7795 [37] = 1'h0;
-    \7795 [38] = 1'h0;
-    \7795 [39] = 1'h0;
-    \7795 [40] = 1'h0;
-    \7795 [41] = 1'h0;
-    \7795 [42] = 1'h0;
-    \7795 [43] = 1'h0;
-    \7795 [44] = 1'h0;
-    \7795 [45] = 1'h0;
-    \7795 [46] = 1'h0;
-    \7795 [47] = 1'h0;
-    \7795 [48] = 1'h0;
-    \7795 [49] = 1'h0;
-    \7795 [50] = 1'h0;
-    \7795 [51] = 1'h0;
-    \7795 [52] = 1'h0;
-    \7795 [53] = 1'h0;
-    \7795 [54] = 1'h0;
-    \7795 [55] = 1'h0;
-    \7795 [56] = 1'h0;
-    \7795 [57] = 1'h1;
-    \7795 [58] = 1'h0;
-    \7795 [59] = 1'h0;
-    \7795 [60] = 1'h0;
-    \7795 [61] = 1'h0;
-  end
-  assign _0773_ = \7795 [_0060_];
-  assign _0784_ = _0169_[4] ? _0783_ : _0782_;
-  assign _0795_ = _0192_[4] ? _0794_ : _0793_;
-  assign _0806_ = _0238_[4] ? _0805_ : _0804_;
-  assign _0817_ = _0268_[4] ? _0816_ : _0815_;
-  assign _0828_ = _0269_[4] ? _0827_ : _0826_;
-  assign _0831_ = _0270_[0] ? e_in[345] : e_in[344];
-  assign _0832_ = _0270_[2] ? _0830_ : _0829_;
-  assign _0833_ = _0270_[3] ? _0831_ : _0832_;
-  zero_counter countzero_0 (
-    .clk(clk),
-    .count_right(e_in[345]),
-    .is_32bit(e_in[333]),
-    .result(countzero_result),
-    .rs(c_in)
-  );
-  divider divider_0 (
-    .clk(clk),
-    .d_in({ _0031_, _0028_, _0038_, e_in[333], e_in[334], _0037_, _0732_ }),
-    .d_out(divider_to_x),
-    .rst(rst)
-  );
-  logical logical_0 (
-    .datalen(e_in[370:367]),
-    .invert_in(e_in[326]),
-    .invert_out(e_in[327]),
-    .op(e_in[8:3]),
-    .parity(parity_result),
-    .popcnt(popcnt_result),
-    .rb(b_in),
-    .result(logical_result),
-    .rs(c_in)
-  );
-  multiply_16 multiply_0 (
-    .clk(clk),
-    .m_in({ e_in[333], _0016_, e_in[8:3], _0731_ }),
-    .m_out(multiply_to_x)
-  );
-  rotator rotator_0 (
-    .arith(e_in[334]),
-    .carry_out(rotator_carry),
-    .clear_left(rot_clear_left),
-    .clear_right(rot_clear_right),
-    .insn(e_in[366:335]),
-    .is_32bit(e_in[333]),
-    .ra(a_in),
-    .result(rotator_result),
-    .right_shift(right_shift),
-    .rs(c_in),
-    .shift(b_in[6:0]),
-    .sign_ext_rs(rot_sign_ext)
-  );
-  assign flush_out = _0719_[0];
-  assign stall_out = _0718_;
-  assign l_out = { _0771_, ctrl[132], e_in[324], e_in[374], _0734_[118:114], e_in[83:79], e_in[373:371], _0770_, e_in[370:367], e_in[77:73], c_in, b_in, a_in, e_in[366:335], e_in[72:3], _0739_ };
-  assign f_out = _0719_;
-  assign e_out = r[190:0];
-  assign dbg_msr_out = ctrl[191:128];
-  assign icache_inval = _0720_;
-  assign terminate_out = _0721_;
-endmodule
-
-module fetch1_3f28fda38b1ec2f6fdb16c0bce5a53c28d1424e5(clk, rst, stall_in, flush_in, stop_in, alt_reset_in, e_in, i_out);
-  wire [63:0] _00_;
-  wire _01_;
-  wire [1:0] _02_;
-  wire _03_;
-  wire _04_;
-  wire _05_;
-  wire [1:0] _06_;
-  wire _07_;
-  wire _08_;
-  wire [1:0] _09_;
-  wire _10_;
-  wire [1:0] _11_;
-  wire _12_;
-  wire [63:0] _13_;
-  wire [63:0] _14_;
-  wire _15_;
-  wire [1:0] _16_;
-  wire [1:0] _17_;
-  wire [63:0] _18_;
-  wire [1:0] _19_;
-  wire [1:0] _20_;
-  wire [63:0] _21_;
-  wire _22_;
-  input alt_reset_in;
-  input clk;
-  input [66:0] e_in;
-  input flush_in;
-  output [67:0] i_out;
-  reg [67:0] r;
-  reg [1:0] r_int;
-  wire [1:0] r_next_int;
-  input rst;
-  input stall_in;
-  input stop_in;
-  always @(posedge clk)
-    r <= { _21_, stop_in, _20_, _22_ };
-  always @(posedge clk)
-    r_int <= r_next_int;
-  assign _00_ = alt_reset_in ? 64'h0000000000000000 : 64'h0000000000000000;
-  assign _01_ = ~ stall_in;
-  assign _02_ = stop_in ? 2'h1 : r_int;
-  assign _03_ = stop_in ? 1'h0 : 1'h1;
-  assign _04_ = r_int == 2'h0;
-  assign _05_ = ~ stop_in;
-  assign _06_ = _05_ ? 2'h2 : r_int;
-  assign _07_ = r_int == 2'h1;
-  assign _08_ = ~ stop_in;
-  assign _09_ = _08_ ? 2'h0 : 2'h1;
-  assign _10_ = r_int == 2'h2;
-  function [1:0] \183 ;
-    input [1:0] a;
-    input [5:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \183  = b[1:0];
-      3'b?1?:
-        \183  = b[3:2];
-      3'b1??:
-        \183  = b[5:4];
-      default:
-        \183  = a;
-    endcase
-  endfunction
-  assign _11_ = \183 (2'hx, { _09_, _06_, _02_ }, { _10_, _07_, _04_ });
-  function [0:0] \187 ;
-    input [0:0] a;
-    input [2:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \187  = b[0:0];
-      3'b?1?:
-        \187  = b[1:1];
-      3'b1??:
-        \187  = b[2:2];
-      default:
-        \187  = a;
-    endcase
-  endfunction
-  assign _12_ = \187 (1'hx, { 2'h2, _03_ }, { _10_, _07_, _04_ });
-  assign _13_ = r[67:4] + 64'h0000000000000004;
-  assign _14_ = _15_ ? _13_ : r[67:4];
-  assign _15_ = _01_ & _12_;
-  assign _16_ = _01_ ? _11_ : r_int;
-  assign _17_ = e_in[0] ? e_in[2:1] : r[2:1];
-  assign _18_ = e_in[0] ? e_in[66:3] : _14_;
-  assign _19_ = e_in[0] ? r_int : _16_;
-  assign _20_ = rst ? 2'h2 : _17_;
-  assign _21_ = rst ? _00_ : _18_;
-  assign r_next_int = rst ? 2'h0 : _19_;
-  assign _22_ = ~ rst;
-  assign i_out = r;
-endmodule
-
-module fetch2(clk, rst, stall_in, flush_in, i_in, f_out);
-  wire _00_;
-  wire _01_;
-  wire _02_;
-  wire [98:0] _03_;
-  wire _04_;
-  wire _05_;
-  wire [99:0] _06_;
-  wire _07_;
-  wire _08_;
-  wire _09_;
-  wire [98:0] _10_;
-  wire _11_;
-  wire _12_;
-  wire _13_;
-  wire _14_;
-  wire _15_;
-  wire _16_;
-  wire _17_;
-  input clk;
-  output [98:0] f_out;
-  input flush_in;
-  input [98:0] i_in;
-  reg [98:0] r;
-  reg [100:0] r_int;
-  input rst;
-  input stall_in;
-  assign _00_ = rst | flush_in;
-  assign _01_ = ~ stall_in;
-  assign _02_ = _00_ | _01_;
-  always @(posedge clk)
-    r_int <= { r_int[100], _17_, _06_[98:3], _12_, _06_[1], _11_ };
-  assign _03_ = _02_ ? { _10_[98:3], _15_, _10_[1], _16_ } : r;
-  always @(posedge clk)
-    r <= _03_;
-  assign _04_ = ~ r_int[99];
-  assign _05_ = stall_in & _04_;
-  assign _06_ = _05_ ? { 1'h1, i_in } : r_int[99:0];
-  assign _07_ = ~ stall_in;
-  assign _08_ = _06_[99] & _07_;
-  assign _09_ = _08_ ? 1'h0 : _06_[99];
-  assign _10_ = _08_ ? _06_[98:0] : i_in;
-  assign _11_ = flush_in ? 1'h0 : _06_[0];
-  assign _12_ = flush_in ? 1'h0 : _06_[2];
-  assign _13_ = flush_in | _10_[1];
-  assign _14_ = _13_ ? 1'h0 : _10_[0];
-  assign _15_ = _13_ ? 1'h0 : _10_[2];
-  assign _16_ = rst ? 1'h0 : _14_;
-  assign _17_ = rst ? 1'h0 : _09_;
-  assign f_out = r;
-endmodule
-
-module gpr_hazard_1(clk, stall_in, gpr_write_valid_in, gpr_write_in, bypass_avail, gpr_read_valid_in, gpr_read_in, stall_out, use_bypass);
-  wire _00_;
-  wire _01_;
-  wire _02_;
-  wire _03_;
-  wire _04_;
-  wire _05_;
-  wire _06_;
-  wire _07_;
-  wire _08_;
-  wire _09_;
-  wire _10_;
-  input bypass_avail;
-  input clk;
-  input [5:0] gpr_read_in;
-  input gpr_read_valid_in;
-  input [5:0] gpr_write_in;
-  input gpr_write_valid_in;
-  reg [7:0] r = 8'h00;
-  wire [7:0] rin;
-  input stall_in;
-  output stall_out;
-  output use_bypass;
-  always @(posedge clk)
-    r <= rin;
-  assign _00_ = r[7:2] == gpr_read_in;
-  assign _01_ = r[0] & _00_;
-  assign _02_ = ~ stall_in;
-  assign _03_ = r[1] & _02_;
-  assign _04_ = _03_ ? 1'h0 : 1'h1;
-  assign _05_ = _03_ ? 1'h1 : 1'h0;
-  assign _06_ = _01_ ? _04_ : 1'h0;
-  assign _07_ = _01_ ? _05_ : 1'h0;
-  assign _08_ = gpr_read_valid_in ? _06_ : 1'h0;
-  assign _09_ = gpr_read_valid_in ? _07_ : 1'h0;
-  assign _10_ = ~ stall_in;
-  assign rin = _10_ ? { gpr_write_in, bypass_avail, gpr_write_valid_in } : r;
-  assign stall_out = _08_;
-  assign use_bypass = _09_;
-endmodule
-
-module icache_64_32_2_64_12_56_5ba93c9db0cff93f52b521d7420e43f6eda2784f(clk, rst, i_in, m_in, flush_in, inval_in, wishbone_in, i_out, stall_out, wishbone_out);
-  wire _0000_;
-  wire _0001_;
-  wire _0002_;
-  wire _0003_;
-  wire _0004_;
-  wire _0005_;
-  wire _0006_;
-  wire _0007_;
-  wire _0008_;
-  wire _0009_;
-  wire _0010_;
-  wire _0011_;
-  wire _0012_;
-  wire _0013_;
-  wire _0014_;
-  wire _0015_;
-  wire _0016_;
-  wire _0017_;
-  wire _0018_;
-  wire [89:0] _0019_;
-  wire _0020_;
-  wire [89:0] _0021_;
-  wire [89:0] _0022_;
-  wire [89:0] _0023_;
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-  wire [89:0] _0025_;
-  wire [89:0] _0026_;
-  wire [89:0] _0027_;
-  wire [89:0] _0028_;
-  wire [89:0] _0029_;
-  wire [89:0] _0030_;
-  wire _0031_;
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-    input [2879:0] a;
-    input [5759:0] b;
-    input [1:0] s;
-    (* parallel_case *)
-    casez (s)
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-        \1207  = b[2879:0];
-      2'b1?:
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-      default:
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-    endcase
-  endfunction
-  assign _0584_ = \1207 (2880'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx, { cache_tags, _0553_ }, { _0583_, _0558_ });
-  function [63:0] \1209 ;
-    input [63:0] a;
-    input [127:0] b;
-    input [1:0] s;
-    (* parallel_case *)
-    casez (s)
-      2'b?1:
-        \1209  = b[63:0];
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-      default:
-        \1209  = a;
-    endcase
-  endfunction
-  assign _0585_ = \1209 (64'hxxxxxxxxxxxxxxxx, { _0575_, _0554_ }, { _0583_, _0558_ });
-  function [0:0] \1212 ;
-    input [0:0] a;
-    input [1:0] b;
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-    (* parallel_case *)
-    casez (s)
-      2'b?1:
-        \1212  = b[0:0];
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-      default:
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-    endcase
-  endfunction
-  assign _0586_ = \1212 (1'hx, { _0576_, _0555_[0] }, { _0583_, _0558_ });
-  function [31:0] \1215 ;
-    input [31:0] a;
-    input [63:0] b;
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-    (* parallel_case *)
-    casez (s)
-      2'b?1:
-        \1215  = b[31:0];
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-      default:
-        \1215  = a;
-    endcase
-  endfunction
-  assign _0587_ = \1215 (32'hxxxxxxxx, { _0567_, _0555_[32:1] }, { _0583_, _0558_ });
-  function [0:0] \1218 ;
-    input [0:0] a;
-    input [1:0] b;
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-    (* parallel_case *)
-    casez (s)
-      2'b?1:
-        \1218  = b[0:0];
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-    endcase
-  endfunction
-  assign _0588_ = \1218 (1'hx, { _0577_, _0556_[0] }, { _0583_, _0558_ });
-  function [0:0] \1221 ;
-    input [0:0] a;
-    input [1:0] b;
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-    (* parallel_case *)
-    casez (s)
-      2'b?1:
-        \1221  = b[0:0];
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-      default:
-        \1221  = a;
-    endcase
-  endfunction
-  assign _0589_ = \1221 (1'hx, { _0564_, _0556_[1] }, { _0583_, _0558_ });
-  function [5:0] \1225 ;
-    input [5:0] a;
-    input [11:0] b;
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-    (* parallel_case *)
-    casez (s)
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-      default:
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-    endcase
-  endfunction
-  assign _0590_ = \1225 (6'hxx, { _0606_[113:108], _0557_[5:0] }, { _0583_, _0558_ });
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-    input [7:0] a;
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-    (* parallel_case *)
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-      default:
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-    endcase
-  endfunction
-  assign _0591_ = \1228 (8'hxx, { _0582_, _0557_[13:6] }, { _0583_, _0558_ });
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-    input [0:0] a;
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-    endcase
-  endfunction
-  assign _0592_ = \1231 (1'hx, { _0543_, _0557_[14] }, { _0583_, _0558_ });
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-    cache_tags <= _0593_;
-  always @(posedge clk)
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-  always @(posedge clk)
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-  (* ram_style = "distributed" *)
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-  always @(posedge clk) begin
-    if (_0511_) \1290 [_0500_] <= m_in[66:21];
-  end
-  assign _0610_ = \1290 [tlb_req_index];
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-  assign _0411_ = _0343_ ? _0574_ : _0542_[26];
-  assign _0412_ = _0344_ ? _0574_ : _0542_[27];
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-  assign \maybe_plrus.plrus%30.plru_acc_en  = _0490_ ? req_is_hit : 1'h0;
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-  assign \maybe_plrus.plrus%31.plru_acc_en  = _0492_ ? req_is_hit : 1'h0;
-  assign _0493_ = i_in[21:16] ^ i_in[27:22];
-  assign tlb_req_index = _0493_ ^ i_in[33:28];
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-  assign _0495_ = 6'h3f - tlb_req_index;
-  assign _0496_ = _0494_ ? _0631_ : 1'h0;
-  assign eaa_priv = i_in[1] ? _0608_[3] : 1'h1;
-  assign real_addr = i_in[1] ? { _0608_[55:12], i_in[15:4] } : i_in[59:4];
-  assign ra_valid = i_in[1] ? _0496_ : 1'h1;
-  assign _0497_ = ~ i_in[2];
-  assign priv_fault = eaa_priv & _0497_;
-  assign _0498_ = ~ priv_fault;
-  assign access_ok = ra_valid & _0498_;
-  assign _0499_ = m_in[20:15] ^ m_in[26:21];
-  assign _0500_ = _0499_ ^ m_in[32:27];
-  assign _0501_ = m_in[1] & m_in[2];
-  assign _0502_ = rst | _0501_;
-  assign _0503_ = 6'h3f - _0500_;
-  assign _0504_ = 6'h3f - _0500_;
-  assign _0505_ = m_in[0] ? { _1019_, _1018_, _1017_, _1016_, _1015_, _1014_, _1013_, _1012_, _1011_, _1010_, _1009_, _1008_, _1007_, _1006_, _1005_, _1004_, _1003_, _1002_, _1001_, _1000_, _0999_, _0998_, _0997_, _0996_, _0995_, _0994_, _0993_, _0992_, _0991_, _0990_, _0989_, _0988_, _0987_, _0986_, _0985_, _0984_, _0983_, _0982_, _0981_, _0980_, _0979_, _0978_, _0977_, _0976_, _0975_, _0974_, _0973_, _0972_, _0971_, _0970_, _0969_, _0968_, _0967_, _0966_, _0965_, _0964_, _0963_, _0962_, _0961_, _0960_, _0959_, _0958_, _0957_, _0956_ } : itlb_valids;
-  assign _0506_ = m_in[1] ? { _0825_, _0824_, _0823_, _0822_, _0821_, _0820_, _0819_, _0818_, _0817_, _0816_, _0815_, _0814_, _0813_, _0812_, _0811_, _0810_, _0809_, _0808_, _0807_, _0806_, _0805_, _0804_, _0803_, _0802_, _0801_, _0800_, _0799_, _0798_, _0797_, _0796_, _0795_, _0794_, _0793_, _0792_, _0791_, _0790_, _0789_, _0788_, _0787_, _0786_, _0785_, _0784_, _0783_, _0782_, _0781_, _0780_, _0779_, _0778_, _0777_, _0776_, _0775_, _0774_, _0773_, _0772_, _0771_, _0770_, _0769_, _0768_, _0767_, _0766_, _0765_, _0764_, _0763_, _0762_ } : _0505_;
-  assign _0507_ = _0502_ ? 64'h0000000000000000 : _0506_;
-  always @(posedge clk)
-    itlb_valids <= _0507_;
-  assign _0508_ = ~ _0502_;
-  assign _0509_ = ~ m_in[1];
-  assign _0510_ = _0508_ & _0509_;
-  assign _0511_ = _0510_ & m_in[0];
-  assign _0512_ = ~ _0502_;
-  assign _0513_ = ~ m_in[1];
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-  assign _0515_ = _0514_ & m_in[0];
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-  assign _0519_ = _1041_[44:0] == real_addr[55:11];
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-  assign _0524_ = 5'h1f - i_in[14:10];
-  assign _0525_ = _1063_[89:45] == real_addr[55:11];
-  assign _0526_ = _0528_ ? 1'h1 : _0521_;
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-  assign _0528_ = _0523_ & _0525_;
-  assign req_hit_way = _0523_ ? _0527_ : 1'h0;
-  assign _0529_ = i_in[0] & access_ok;
-  assign _0530_ = ~ flush_in;
-  assign _0531_ = _0529_ & _0530_;
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-  assign _0533_ = _0531_ & _0532_;
-  assign _0534_ = ~ _0526_;
-  assign req_is_hit = _0533_ ? _0526_ : 1'h0;
-  assign req_is_miss = _0533_ ? _0534_ : 1'h0;
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-  assign _0537_ = _0526_ & access_ok;
-  assign _0538_ = ~ _0537_;
-  assign _0539_ = req_is_hit ? req_hit_way : _0541_[0];
-  assign _0540_ = req_is_hit ? i_in[3] : i_in[3];
-  always @(posedge clk)
-    _0541_ <= { req_is_hit, _0540_, i_in[67:4], _0539_ };
-  plru_1 \maybe_plrus.plrus%0.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%0.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%0.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%1.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%1.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%1.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%10.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%10.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%10.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%11.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%11.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%11.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%12.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%12.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%12.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%13.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%13.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%13.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%14.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%14.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%14.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%15.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%15.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%15.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%16.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%16.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%16.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%17.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%17.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%17.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%18.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%18.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%18.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%19.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%19.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%19.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%2.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%2.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%2.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%20.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%20.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%20.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%21.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%21.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%21.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%22.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%22.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%22.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%23.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%23.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%23.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%24.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%24.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%24.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%25.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%25.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%25.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%26.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%26.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%26.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%27.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%27.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%27.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%28.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%28.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%28.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%29.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%29.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%29.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%3.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%3.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%3.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%30.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%30.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%30.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%31.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%31.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%31.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%4.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%4.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%4.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%5.plru  (
-    .acc(req_hit_way),
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-    .clk(clk),
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-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%6.plru  (
-    .acc(req_hit_way),
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-    .clk(clk),
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-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%7.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%7.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%7.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%8.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%8.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%8.plru_out ),
-    .rst(rst)
-  );
-  plru_1 \maybe_plrus.plrus%9.plru  (
-    .acc(req_hit_way),
-    .acc_en(\maybe_plrus.plrus%9.plru_acc_en ),
-    .clk(clk),
-    .lru(\maybe_plrus.plrus%9.plru_out ),
-    .rst(rst)
-  );
-  cache_ram_8_64_1489f923c4dca729178b3e3233458550d8dddf29 \rams%0.way  (
-    .clk(clk),
-    .rd_addr(i_in[14:7]),
-    .rd_data(\rams%0.dout ),
-    .rd_en(1'h1),
-    .wr_addr(_0606_[121:114]),
-    .wr_data(wishbone_in[63:0]),
-    .wr_sel({ \rams%0.do_write , \rams%0.do_write , \rams%0.do_write , \rams%0.do_write , \rams%0.do_write , \rams%0.do_write , \rams%0.do_write , \rams%0.do_write  })
-  );
-  cache_ram_8_64_1489f923c4dca729178b3e3233458550d8dddf29 \rams%1.way  (
-    .clk(clk),
-    .rd_addr(i_in[14:7]),
-    .rd_data(\rams%1.dout ),
-    .rd_en(1'h1),
-    .wr_addr(_0606_[121:114]),
-    .wr_data(wishbone_in[63:0]),
-    .wr_sel({ \rams%1.do_write , \rams%1.do_write , \rams%1.do_write , \rams%1.do_write , \rams%1.do_write , \rams%1.do_write , \rams%1.do_write , \rams%1.do_write  })
-  );
-  assign i_out = { _1075_, _0541_[64:1], _0606_[123], _0541_[65], _0541_[66] };
-  assign stall_out = _0538_;
-  assign wishbone_out = _0606_[107:1];
-endmodule
-
-module loadstore1(clk, rst, l_in, d_in, m_in, dc_stall, e_out, l_out, d_out, m_out, stall_out);
-  wire [63:0] _000_;
-  wire [221:0] _001_;
-  wire [2:0] _002_;
-  wire [113:0] _003_;
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-  input clk;
-  input [67:0] d_in;
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-  input dc_stall;
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-  reg [338:0] r;
-  input rst;
-  output stall_out;
-  assign _529_ = _008_[0] ? d_in[16:9] : d_in[8:1];
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-  assign _000_ = l_in[166:103] + l_in[230:167];
-  assign lsu_sum = l_in[0] ? _000_ : 64'h0000000000000000;
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-  assign _002_ = rst ? 3'h0 : _292_;
-  assign _003_ = rst ? r[338:225] : { _294_[112], _320_, _294_[15:0], _293_ };
-  always @(posedge clk)
-    r <= { _003_, _002_, _001_ };
-  assign _004_ = | r[241:234];
-  assign _005_ = r[202:200] - 3'h1;
-  assign _006_ = r[204] ? _005_ : 3'h0;
-  assign _007_ = 3'h0 ^ _006_;
-  assign _008_ = { 1'h0, _007_ } + { 1'h0, r[5:3] };
-  assign _009_ = 3'h1 ^ _006_;
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-  assign _011_ = 3'h2 ^ _006_;
-  assign _012_ = { 1'h0, _011_ } + { 1'h0, r[5:3] };
-  assign _013_ = 3'h3 ^ _006_;
-  assign _014_ = { 1'h0, _013_ } + { 1'h0, r[5:3] };
-  assign _015_ = 3'h4 ^ _006_;
-  assign _016_ = { 1'h0, _015_ } + { 1'h0, r[5:3] };
-  assign _017_ = 3'h5 ^ _006_;
-  assign _018_ = { 1'h0, _017_ } + { 1'h0, r[5:3] };
-  assign _019_ = 3'h6 ^ _006_;
-  assign _020_ = { 1'h0, _019_ } + { 1'h0, r[5:3] };
-  assign _021_ = 3'h7 ^ _006_;
-  assign _022_ = { 1'h0, _021_ } + { 1'h0, r[5:3] };
-  assign _023_ = r[203] & _344_[7];
-  assign _024_ = r[202] & _332_[7];
-  assign _025_ = _023_ | _024_;
-  assign _026_ = r[201] & _326_[7];
-  assign _027_ = _025_ | _026_;
-  assign _028_ = r[200] & _323_[7];
-  assign _029_ = _027_ | _028_;
-  assign _030_ = $signed(32'd0) < $signed({ 28'h0000000, r[203:200] });
-  assign _031_ = ~ _008_[3];
-  assign _032_ = ~ _008_[3];
-  assign _033_ = _004_ ? { 1'h1, _031_ } : { _032_, 1'h0 };
-  assign _034_ = _029_ & r[205];
-  assign _035_ = _030_ ? _033_ : { 1'h0, _034_ };
-  assign _036_ = _035_ == 2'h3;
-  assign _037_ = _035_ == 2'h2;
-  assign _038_ = _035_ == 2'h1;
-  function [7:0] \8364 ;
-    input [7:0] a;
-    input [23:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \8364  = b[7:0];
-      3'b?1?:
-        \8364  = b[15:8];
-      3'b1??:
-        \8364  = b[23:16];
-      default:
-        \8364  = a;
-    endcase
-  endfunction
-  assign _039_ = \8364 (8'h00, { 8'hff, _323_, r[138:131] }, { _038_, _037_, _036_ });
-  assign _040_ = $signed(32'd1) < $signed({ 28'h0000000, r[203:200] });
-  assign _041_ = ~ _010_[3];
-  assign _042_ = ~ _010_[3];
-  assign _043_ = _004_ ? { 1'h1, _041_ } : { _042_, 1'h0 };
-  assign _044_ = _029_ & r[205];
-  assign _045_ = _040_ ? _043_ : { 1'h0, _044_ };
-  assign _046_ = _045_ == 2'h3;
-  assign _047_ = _045_ == 2'h2;
-  assign _048_ = _045_ == 2'h1;
-  function [7:0] \8401 ;
-    input [7:0] a;
-    input [23:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \8401  = b[7:0];
-      3'b?1?:
-        \8401  = b[15:8];
-      3'b1??:
-        \8401  = b[23:16];
-      default:
-        \8401  = a;
-    endcase
-  endfunction
-  assign _049_ = \8401 (8'h00, { 8'hff, _326_, r[146:139] }, { _048_, _047_, _046_ });
-  assign _050_ = $signed(32'd2) < $signed({ 28'h0000000, r[203:200] });
-  assign _051_ = ~ _012_[3];
-  assign _052_ = ~ _012_[3];
-  assign _053_ = _004_ ? { 1'h1, _051_ } : { _052_, 1'h0 };
-  assign _054_ = _029_ & r[205];
-  assign _055_ = _050_ ? _053_ : { 1'h0, _054_ };
-  assign _056_ = _055_ == 2'h3;
-  assign _057_ = _055_ == 2'h2;
-  assign _058_ = _055_ == 2'h1;
-  function [7:0] \8438 ;
-    input [7:0] a;
-    input [23:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \8438  = b[7:0];
-      3'b?1?:
-        \8438  = b[15:8];
-      3'b1??:
-        \8438  = b[23:16];
-      default:
-        \8438  = a;
-    endcase
-  endfunction
-  assign _059_ = \8438 (8'h00, { 8'hff, _329_, r[154:147] }, { _058_, _057_, _056_ });
-  assign _060_ = $signed(32'd3) < $signed({ 28'h0000000, r[203:200] });
-  assign _061_ = ~ _014_[3];
-  assign _062_ = ~ _014_[3];
-  assign _063_ = _004_ ? { 1'h1, _061_ } : { _062_, 1'h0 };
-  assign _064_ = _029_ & r[205];
-  assign _065_ = _060_ ? _063_ : { 1'h0, _064_ };
-  assign _066_ = _065_ == 2'h3;
-  assign _067_ = _065_ == 2'h2;
-  assign _068_ = _065_ == 2'h1;
-  function [7:0] \8475 ;
-    input [7:0] a;
-    input [23:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \8475  = b[7:0];
-      3'b?1?:
-        \8475  = b[15:8];
-      3'b1??:
-        \8475  = b[23:16];
-      default:
-        \8475  = a;
-    endcase
-  endfunction
-  assign _069_ = \8475 (8'h00, { 8'hff, _332_, r[162:155] }, { _068_, _067_, _066_ });
-  assign _070_ = $signed(32'd4) < $signed({ 28'h0000000, r[203:200] });
-  assign _071_ = ~ _016_[3];
-  assign _072_ = ~ _016_[3];
-  assign _073_ = _004_ ? { 1'h1, _071_ } : { _072_, 1'h0 };
-  assign _074_ = _029_ & r[205];
-  assign _075_ = _070_ ? _073_ : { 1'h0, _074_ };
-  assign _076_ = _075_ == 2'h3;
-  assign _077_ = _075_ == 2'h2;
-  assign _078_ = _075_ == 2'h1;
-  function [7:0] \8512 ;
-    input [7:0] a;
-    input [23:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \8512  = b[7:0];
-      3'b?1?:
-        \8512  = b[15:8];
-      3'b1??:
-        \8512  = b[23:16];
-      default:
-        \8512  = a;
-    endcase
-  endfunction
-  assign _079_ = \8512 (8'h00, { 8'hff, _335_, r[170:163] }, { _078_, _077_, _076_ });
-  assign _080_ = $signed(32'd5) < $signed({ 28'h0000000, r[203:200] });
-  assign _081_ = ~ _018_[3];
-  assign _082_ = ~ _018_[3];
-  assign _083_ = _004_ ? { 1'h1, _081_ } : { _082_, 1'h0 };
-  assign _084_ = _029_ & r[205];
-  assign _085_ = _080_ ? _083_ : { 1'h0, _084_ };
-  assign _086_ = _085_ == 2'h3;
-  assign _087_ = _085_ == 2'h2;
-  assign _088_ = _085_ == 2'h1;
-  function [7:0] \8549 ;
-    input [7:0] a;
-    input [23:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \8549  = b[7:0];
-      3'b?1?:
-        \8549  = b[15:8];
-      3'b1??:
-        \8549  = b[23:16];
-      default:
-        \8549  = a;
-    endcase
-  endfunction
-  assign _089_ = \8549 (8'h00, { 8'hff, _338_, r[178:171] }, { _088_, _087_, _086_ });
-  assign _090_ = $signed(32'd6) < $signed({ 28'h0000000, r[203:200] });
-  assign _091_ = ~ _020_[3];
-  assign _092_ = ~ _020_[3];
-  assign _093_ = _004_ ? { 1'h1, _091_ } : { _092_, 1'h0 };
-  assign _094_ = _029_ & r[205];
-  assign _095_ = _090_ ? _093_ : { 1'h0, _094_ };
-  assign _096_ = _095_ == 2'h3;
-  assign _097_ = _095_ == 2'h2;
-  assign _098_ = _095_ == 2'h1;
-  function [7:0] \8586 ;
-    input [7:0] a;
-    input [23:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \8586  = b[7:0];
-      3'b?1?:
-        \8586  = b[15:8];
-      3'b1??:
-        \8586  = b[23:16];
-      default:
-        \8586  = a;
-    endcase
-  endfunction
-  assign _099_ = \8586 (8'h00, { 8'hff, _341_, r[186:179] }, { _098_, _097_, _096_ });
-  assign _100_ = $signed(32'd7) < $signed({ 28'h0000000, r[203:200] });
-  assign _101_ = ~ _022_[3];
-  assign _102_ = ~ _022_[3];
-  assign _103_ = _004_ ? { 1'h1, _101_ } : { _102_, 1'h0 };
-  assign _104_ = _029_ & r[205];
-  assign _105_ = _100_ ? _103_ : { 1'h0, _104_ };
-  assign _106_ = _105_ == 2'h3;
-  assign _107_ = _105_ == 2'h2;
-  assign _108_ = _105_ == 2'h1;
-  function [7:0] \8622 ;
-    input [7:0] a;
-    input [23:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \8622  = b[7:0];
-      3'b?1?:
-        \8622  = b[15:8];
-      3'b1??:
-        \8622  = b[23:16];
-      default:
-        \8622  = a;
-    endcase
-  endfunction
-  assign _109_ = \8622 (8'h00, { 8'hff, _344_, r[194:187] }, { _108_, _107_, _106_ });
-  assign _110_ = r[66:6] + 61'h0000000000000001;
-  assign _111_ = l_in[6:1] == 6'h1e;
-  assign _112_ = l_in[6:1] == 6'h1d;
-  assign _113_ = l_in[6:1] == 6'h14;
-  assign _114_ = l_in[6:1] == 6'h3a;
-  assign _115_ = ~ l_in[86];
-  assign _116_ = ~ l_in[82];
-  assign _117_ = _115_ & _116_;
-  assign _118_ = ~ l_in[87];
-  assign _119_ = _118_ ? { 32'h00000000, r[337:306] } : r[305:242];
-  assign _120_ = _117_ ? _119_ : m_in[69:6];
-  assign _121_ = l_in[6:1] == 6'h26;
-  assign _122_ = ~ l_in[86];
-  assign _123_ = ~ l_in[82];
-  assign _124_ = _122_ & _123_;
-  assign _125_ = ~ l_in[87];
-  assign _126_ = _125_ ? r[305:242] : l_in[294:231];
-  assign _127_ = _125_ ? l_in[262:231] : r[337:306];
-  assign _128_ = _124_ ? r[224:222] : 3'h5;
-  assign _129_ = _124_ ? { _127_, _126_ } : r[337:242];
-  assign _130_ = _124_ ? 1'h0 : 1'h1;
-  assign _131_ = _124_ ? 1'h1 : 1'h0;
-  assign _132_ = _124_ ? 1'h0 : 1'h1;
-  assign _133_ = l_in[6:1] == 6'h2a;
-  assign _134_ = l_in[6:1] == 6'h3d;
-  assign _135_ = ~ _312_;
-  assign _136_ = _135_ | 1'h0;
-  function [0:0] \8706 ;
-    input [0:0] a;
-    input [6:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8706  = b[0:0];
-      7'b?????1?:
-        \8706  = b[1:1];
-      7'b????1??:
-        \8706  = b[2:2];
-      7'b???1???:
-        \8706  = b[3:3];
-      7'b??1????:
-        \8706  = b[4:4];
-      7'b?1?????:
-        \8706  = b[5:5];
-      7'b1??????:
-        \8706  = b[6:6];
-      default:
-        \8706  = a;
-    endcase
-  endfunction
-  assign _137_ = \8706 (1'h0, 7'h02, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  function [0:0] \8707 ;
-    input [0:0] a;
-    input [6:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8707  = b[0:0];
-      7'b?????1?:
-        \8707  = b[1:1];
-      7'b????1??:
-        \8707  = b[2:2];
-      7'b???1???:
-        \8707  = b[3:3];
-      7'b??1????:
-        \8707  = b[4:4];
-      7'b?1?????:
-        \8707  = b[5:5];
-      7'b1??????:
-        \8707  = b[6:6];
-      default:
-        \8707  = a;
-    endcase
-  endfunction
-  assign _138_ = \8707 (1'h0, 7'h08, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  function [0:0] \8708 ;
-    input [0:0] a;
-    input [6:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8708  = b[0:0];
-      7'b?????1?:
-        \8708  = b[1:1];
-      7'b????1??:
-        \8708  = b[2:2];
-      7'b???1???:
-        \8708  = b[3:3];
-      7'b??1????:
-        \8708  = b[4:4];
-      7'b?1?????:
-        \8708  = b[5:5];
-      7'b1??????:
-        \8708  = b[6:6];
-      default:
-        \8708  = a;
-    endcase
-  endfunction
-  assign _139_ = \8708 (1'h0, 7'h04, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  function [63:0] \8709 ;
-    input [63:0] a;
-    input [447:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8709  = b[63:0];
-      7'b?????1?:
-        \8709  = b[127:64];
-      7'b????1??:
-        \8709  = b[191:128];
-      7'b???1???:
-        \8709  = b[255:192];
-      7'b??1????:
-        \8709  = b[319:256];
-      7'b?1?????:
-        \8709  = b[383:320];
-      7'b1??????:
-        \8709  = b[447:384];
-      default:
-        \8709  = a;
-    endcase
-  endfunction
-  assign _140_ = \8709 (lsu_sum, { l_in[70:7], lsu_sum, lsu_sum, lsu_sum, lsu_sum, lsu_sum, lsu_sum }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  function [2:0] \8711 ;
-    input [2:0] a;
-    input [20:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8711  = b[2:0];
-      7'b?????1?:
-        \8711  = b[5:3];
-      7'b????1??:
-        \8711  = b[8:6];
-      7'b???1???:
-        \8711  = b[11:9];
-      7'b??1????:
-        \8711  = b[14:12];
-      7'b?1?????:
-        \8711  = b[17:15];
-      7'b1??????:
-        \8711  = b[20:18];
-      default:
-        \8711  = a;
-    endcase
-  endfunction
-  assign _141_ = \8711 (r[224:222], { 3'h4, _128_, r[224:222], 3'h5, r[224:222], r[224:222], r[224:222] }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  function [95:0] \8713 ;
-    input [95:0] a;
-    input [671:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8713  = b[95:0];
-      7'b?????1?:
-        \8713  = b[191:96];
-      7'b????1??:
-        \8713  = b[287:192];
-      7'b???1???:
-        \8713  = b[383:288];
-      7'b??1????:
-        \8713  = b[479:384];
-      7'b?1?????:
-        \8713  = b[575:480];
-      7'b1??????:
-        \8713  = b[671:576];
-      default:
-        \8713  = a;
-    endcase
-  endfunction
-  assign _142_ = \8713 (r[337:242], { r[337:242], _129_, r[337:242], r[337:242], r[337:242], r[337:242], r[337:242] }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  function [0:0] \8714 ;
-    input [0:0] a;
-    input [6:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8714  = b[0:0];
-      7'b?????1?:
-        \8714  = b[1:1];
-      7'b????1??:
-        \8714  = b[2:2];
-      7'b???1???:
-        \8714  = b[3:3];
-      7'b??1????:
-        \8714  = b[4:4];
-      7'b?1?????:
-        \8714  = b[5:5];
-      7'b1??????:
-        \8714  = b[6:6];
-      default:
-        \8714  = a;
-    endcase
-  endfunction
-  assign _143_ = \8714 (1'h0, 7'h40, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  function [0:0] \8719 ;
-    input [0:0] a;
-    input [6:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8719  = b[0:0];
-      7'b?????1?:
-        \8719  = b[1:1];
-      7'b????1??:
-        \8719  = b[2:2];
-      7'b???1???:
-        \8719  = b[3:3];
-      7'b??1????:
-        \8719  = b[4:4];
-      7'b?1?????:
-        \8719  = b[5:5];
-      7'b1??????:
-        \8719  = b[6:6];
-      default:
-        \8719  = a;
-    endcase
-  endfunction
-  assign _144_ = \8719 (1'h0, 7'h07, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  function [0:0] \8723 ;
-    input [0:0] a;
-    input [6:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8723  = b[0:0];
-      7'b?????1?:
-        \8723  = b[1:1];
-      7'b????1??:
-        \8723  = b[2:2];
-      7'b???1???:
-        \8723  = b[3:3];
-      7'b??1????:
-        \8723  = b[4:4];
-      7'b?1?????:
-        \8723  = b[5:5];
-      7'b1??????:
-        \8723  = b[6:6];
-      default:
-        \8723  = a;
-    endcase
-  endfunction
-  assign _145_ = \8723 (1'h0, { 1'h1, _130_, 5'h08 }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  function [63:0] \8724 ;
-    input [63:0] a;
-    input [447:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8724  = b[63:0];
-      7'b?????1?:
-        \8724  = b[127:64];
-      7'b????1??:
-        \8724  = b[191:128];
-      7'b???1???:
-        \8724  = b[255:192];
-      7'b??1????:
-        \8724  = b[319:256];
-      7'b?1?????:
-        \8724  = b[383:320];
-      7'b1??????:
-        \8724  = b[447:384];
-      default:
-        \8724  = a;
-    endcase
-  endfunction
-  assign _146_ = \8724 (lsu_sum, { l_in[70:7], lsu_sum, lsu_sum, lsu_sum, lsu_sum, lsu_sum, lsu_sum }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  function [0:0] \8727 ;
-    input [0:0] a;
-    input [6:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8727  = b[0:0];
-      7'b?????1?:
-        \8727  = b[1:1];
-      7'b????1??:
-        \8727  = b[2:2];
-      7'b???1???:
-        \8727  = b[3:3];
-      7'b??1????:
-        \8727  = b[4:4];
-      7'b?1?????:
-        \8727  = b[5:5];
-      7'b1??????:
-        \8727  = b[6:6];
-      default:
-        \8727  = a;
-    endcase
-  endfunction
-  assign _147_ = \8727 (1'h0, { 1'h0, _131_, 5'h10 }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  function [0:0] \8730 ;
-    input [0:0] a;
-    input [6:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8730  = b[0:0];
-      7'b?????1?:
-        \8730  = b[1:1];
-      7'b????1??:
-        \8730  = b[2:2];
-      7'b???1???:
-        \8730  = b[3:3];
-      7'b??1????:
-        \8730  = b[4:4];
-      7'b?1?????:
-        \8730  = b[5:5];
-      7'b1??????:
-        \8730  = b[6:6];
-      default:
-        \8730  = a;
-    endcase
-  endfunction
-  assign _148_ = \8730 (1'h0, 7'h10, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  function [63:0] \8732 ;
-    input [63:0] a;
-    input [447:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8732  = b[63:0];
-      7'b?????1?:
-        \8732  = b[127:64];
-      7'b????1??:
-        \8732  = b[191:128];
-      7'b???1???:
-        \8732  = b[255:192];
-      7'b??1????:
-        \8732  = b[319:256];
-      7'b?1?????:
-        \8732  = b[383:320];
-      7'b1??????:
-        \8732  = b[447:384];
-      default:
-        \8732  = a;
-    endcase
-  endfunction
-  assign _149_ = \8732 (64'h0000000000000000, { 128'h00000000000000000000000000000000, _120_, 256'h0000000000000000000000000000000000000000000000000000000000000000 }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  function [0:0] \8736 ;
-    input [0:0] a;
-    input [6:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8736  = b[0:0];
-      7'b?????1?:
-        \8736  = b[1:1];
-      7'b????1??:
-        \8736  = b[2:2];
-      7'b???1???:
-        \8736  = b[3:3];
-      7'b??1????:
-        \8736  = b[4:4];
-      7'b?1?????:
-        \8736  = b[5:5];
-      7'b1??????:
-        \8736  = b[6:6];
-      default:
-        \8736  = a;
-    endcase
-  endfunction
-  assign _150_ = \8736 (1'h0, 7'h48, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  function [0:0] \8738 ;
-    input [0:0] a;
-    input [6:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8738  = b[0:0];
-      7'b?????1?:
-        \8738  = b[1:1];
-      7'b????1??:
-        \8738  = b[2:2];
-      7'b???1???:
-        \8738  = b[3:3];
-      7'b??1????:
-        \8738  = b[4:4];
-      7'b?1?????:
-        \8738  = b[5:5];
-      7'b1??????:
-        \8738  = b[6:6];
-      default:
-        \8738  = a;
-    endcase
-  endfunction
-  assign _151_ = \8738 (1'h0, { 1'h0, _132_, 5'h00 }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  function [0:0] \8741 ;
-    input [0:0] a;
-    input [6:0] b;
-    input [6:0] s;
-    (* parallel_case *)
-    casez (s)
-      7'b??????1:
-        \8741  = b[0:0];
-      7'b?????1?:
-        \8741  = b[1:1];
-      7'b????1??:
-        \8741  = b[2:2];
-      7'b???1???:
-        \8741  = b[3:3];
-      7'b??1????:
-        \8741  = b[4:4];
-      7'b?1?????:
-        \8741  = b[5:5];
-      7'b1??????:
-        \8741  = b[6:6];
-      default:
-        \8741  = a;
-    endcase
-  endfunction
-  assign _152_ = \8741 (1'h1, 7'h00, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
-  assign _153_ = lsu_sum[31:28] == 4'hc;
-  assign _154_ = ~ l_in[320];
-  assign _155_ = _153_ & _154_;
-  assign _156_ = _155_ ? 1'h1 : l_in[304];
-  assign _157_ = l_in[303:300] == 4'h1;
-  assign _158_ = l_in[303:300] == 4'h2;
-  assign _159_ = l_in[303:300] == 4'h4;
-  assign _160_ = l_in[303:300] == 4'h8;
-  function [7:0] \8792 ;
-    input [7:0] a;
-    input [31:0] b;
-    input [3:0] s;
-    (* parallel_case *)
-    casez (s)
-      4'b???1:
-        \8792  = b[7:0];
-      4'b??1?:
-        \8792  = b[15:8];
-      4'b?1??:
-        \8792  = b[23:16];
-      4'b1???:
-        \8792  = b[31:24];
-      default:
-        \8792  = a;
-    endcase
-  endfunction
-  assign _161_ = \8792 (8'h00, 32'd4279173889, { _160_, _159_, _158_, _157_ });
-  assign _162_ = { 8'h00, _161_ } << { 28'h0000000, _140_[2:0] };
-  assign _163_ = l_in[302:300] - 3'h1;
-  assign _164_ = l_in[305] ? _163_ : 3'h0;
-  assign _165_ = 3'h0 ^ _164_;
-  assign _166_ = _165_ + lsu_sum[2:0];
-  assign _167_ = 3'h1 ^ _164_;
-  assign _168_ = _167_ + lsu_sum[2:0];
-  assign _169_ = 3'h2 ^ _164_;
-  assign _170_ = _169_ + lsu_sum[2:0];
-  assign _171_ = 3'h3 ^ _164_;
-  assign _172_ = _171_ + lsu_sum[2:0];
-  assign _173_ = 3'h4 ^ _164_;
-  assign _174_ = _173_ + lsu_sum[2:0];
-  assign _175_ = 3'h5 ^ _164_;
-  assign _176_ = _175_ + lsu_sum[2:0];
-  assign _177_ = 3'h6 ^ _164_;
-  assign _178_ = _177_ + lsu_sum[2:0];
-  assign _179_ = 3'h7 ^ _164_;
-  assign _180_ = _179_ + lsu_sum[2:0];
-  assign _181_ = _162_[15:8] == 8'h00;
-  assign _182_ = _181_ ? 3'h2 : 3'h1;
-  assign _183_ = _144_ ? _182_ : _141_;
-  assign _184_ = _144_ ? 1'h1 : _145_;
-  assign _185_ = l_in[0] ? { _528_, _527_, _526_, _525_, _524_, _523_, _522_, _521_, _140_, _139_, _138_, _137_ } : r[130:0];
-  assign _186_ = l_in[0] ? { _143_, _142_, _162_, 1'h0, _183_, l_in[321:320], _156_, l_in[319:305], l_in[303:295] } : r[338:195];
-  assign _187_ = l_in[0] ? _162_[7:0] : 8'h00;
-  assign _188_ = l_in[0] ? _144_ : 1'h0;
-  assign _189_ = l_in[0] ? _184_ : 1'h0;
-  assign _190_ = l_in[0] ? _146_ : lsu_sum;
-  assign _191_ = l_in[0] ? _147_ : 1'h0;
-  assign _192_ = l_in[0] ? _148_ : 1'h0;
-  assign _193_ = l_in[0] ? _149_ : 64'h0000000000000000;
-  assign _194_ = l_in[0] ? _150_ : 1'h0;
-  assign _195_ = l_in[0] ? _151_ : 1'h0;
-  assign _196_ = l_in[0] ? _152_ : 1'h0;
-  assign _197_ = r[224:222] == 3'h0;
-  assign _198_ = r[224:222] == 3'h1;
-  assign _199_ = r[225] ? { _110_, 3'h0 } : r[66:3];
-  assign _200_ = ~ r[0];
-  assign _201_ = d_in[67] ? 3'h0 : 3'h4;
-  assign _202_ = d_in[67] ? 1'h1 : 1'h0;
-  assign _203_ = d_in[67] ? 1'h0 : 1'h1;
-  assign _204_ = d_in[67] ? _200_ : 1'h0;
-  assign _205_ = d_in[67] ? d_in[67] : 1'h0;
-  assign _206_ = ~ r[225];
-  assign _207_ = _004_ & _206_;
-  assign _208_ = _214_ ? { _344_, _341_, _338_, _335_, _332_, _329_, _326_, _323_ } : r[194:131];
-  assign _209_ = r[0] & r[206];
-  assign _210_ = _209_ ? 3'h3 : 3'h0;
-  assign _211_ = _209_ ? 1'h1 : 1'h0;
-  assign _212_ = _209_ ? 1'h0 : r[206];
-  assign _213_ = _209_ ? 1'h0 : 1'h1;
-  assign _214_ = _207_ & r[0];
-  assign _215_ = _207_ ? r[224:222] : _210_;
-  assign _216_ = _207_ ? 1'h1 : r[225];
-  assign _217_ = _207_ ? 1'h1 : _211_;
-  assign _218_ = _207_ ? 1'h0 : r[0];
-  assign _219_ = _207_ ? 1'h0 : _212_;
-  assign _220_ = _207_ ? 1'h0 : _213_;
-  assign _221_ = d_in[66] ? r[194:131] : _208_;
-  assign _222_ = d_in[66] ? _201_ : _215_;
-  assign _223_ = d_in[66] ? r[225] : _216_;
-  assign _224_ = d_in[66] ? 1'h1 : _217_;
-  assign _225_ = _236_ ? _199_ : lsu_sum;
-  assign _226_ = d_in[66] ? 1'h0 : _218_;
-  assign _227_ = d_in[66] ? 1'h0 : _219_;
-  assign _228_ = d_in[66] ? 1'h0 : _220_;
-  assign _229_ = d_in[66] ? _202_ : 1'h0;
-  assign _230_ = d_in[66] ? _203_ : 1'h0;
-  assign _231_ = d_in[66] ? _204_ : 1'h0;
-  assign _232_ = d_in[66] ? _205_ : 1'h0;
-  assign _233_ = d_in[0] ? _221_ : r[194:131];
-  assign _234_ = d_in[0] ? { _223_, _222_ } : r[225:222];
-  assign _235_ = d_in[0] ? _224_ : 1'h1;
-  assign _236_ = d_in[0] & d_in[66];
-  assign _237_ = d_in[0] ? _226_ : 1'h0;
-  assign _238_ = d_in[0] ? _227_ : 1'h0;
-  assign _239_ = d_in[0] ? _228_ : 1'h0;
-  assign _240_ = d_in[0] ? _229_ : 1'h0;
-  assign _241_ = d_in[0] ? _230_ : 1'h0;
-  assign _242_ = d_in[0] ? _231_ : 1'h0;
-  assign _243_ = d_in[0] ? _232_ : 1'h0;
-  assign _244_ = r[224:222] == 3'h2;
-  assign _245_ = r[225] ? r[241:234] : r[233:226];
-  assign _246_ = r[225] ? { _110_, 3'h0 } : r[66:3];
-  assign _247_ = ~ m_in[1];
-  assign _248_ = ~ m_in[4];
-  assign _249_ = _247_ & _248_;
-  assign _250_ = ~ m_in[5];
-  assign _251_ = _249_ & _250_;
-  assign _252_ = ~ m_in[2];
-  assign _253_ = _251_ & _252_;
-  assign _254_ = ~ m_in[3];
-  assign _255_ = _253_ & _254_;
-  assign _256_ = ~ r[338];
-  assign _257_ = ~ r[225];
-  assign _258_ = _004_ & _257_;
-  assign _259_ = _258_ ? 3'h1 : 3'h2;
-  assign _260_ = _256_ ? _259_ : 3'h0;
-  assign _261_ = _256_ ? 1'h1 : 1'h0;
-  assign _262_ = _256_ ? 1'h1 : 1'h0;
-  assign _263_ = _256_ ? 1'h0 : 1'h1;
-  assign _264_ = ~ r[0];
-  assign _265_ = _255_ ? _260_ : 3'h0;
-  assign _266_ = _255_ ? _261_ : 1'h0;
-  assign _267_ = _255_ ? _262_ : 1'h1;
-  assign _268_ = _255_ ? _263_ : 1'h0;
-  assign _269_ = _255_ ? 1'h0 : 1'h1;
-  assign _270_ = _255_ ? 2'h0 : { m_in[2], m_in[5] };
-  assign _271_ = _255_ ? 1'h0 : _264_;
-  assign _272_ = _255_ ? 1'h0 : m_in[4];
-  assign _273_ = _255_ ? 1'h0 : m_in[1];
-  assign _274_ = m_in[0] ? _265_ : r[224:222];
-  assign _275_ = m_in[0] ? _266_ : 1'h0;
-  assign _276_ = m_in[0] ? _267_ : 1'h1;
-  assign _277_ = m_in[0] ? _268_ : 1'h0;
-  assign _278_ = m_in[0] ? _269_ : 1'h0;
-  assign _279_ = m_in[0] ? _270_ : 2'h0;
-  assign _280_ = m_in[0] ? _271_ : 1'h0;
-  assign _281_ = m_in[0] ? _272_ : 1'h0;
-  assign _282_ = m_in[0] ? _273_ : 1'h0;
-  assign _283_ = r[224:222] == 3'h4;
-  assign _284_ = m_in[0] ? 3'h0 : r[224:222];
-  assign _285_ = m_in[0] ? 1'h0 : 1'h1;
-  assign _286_ = m_in[0] ? 1'h1 : 1'h0;
-  assign _287_ = r[224:222] == 3'h5;
-  assign _288_ = r[224:222] == 3'h3;
-  function [130:0] \9166 ;
-    input [130:0] a;
-    input [785:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9166  = b[130:0];
-      6'b????1?:
-        \9166  = b[261:131];
-      6'b???1??:
-        \9166  = b[392:262];
-      6'b??1???:
-        \9166  = b[523:393];
-      6'b?1????:
-        \9166  = b[654:524];
-      6'b1?????:
-        \9166  = b[785:655];
-      default:
-        \9166  = a;
-    endcase
-  endfunction
-  assign _289_ = \9166 (131'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx, { r[130:0], r[130:0], r[130:0], r[130:0], r[130:0], _185_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [63:0] \9169 ;
-    input [63:0] a;
-    input [383:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9169  = b[63:0];
-      6'b????1?:
-        \9169  = b[127:64];
-      6'b???1??:
-        \9169  = b[191:128];
-      6'b??1???:
-        \9169  = b[255:192];
-      6'b?1????:
-        \9169  = b[319:256];
-      6'b1?????:
-        \9169  = b[383:320];
-      default:
-        \9169  = a;
-    endcase
-  endfunction
-  assign _290_ = \9169 (64'hxxxxxxxxxxxxxxxx, { r[194:131], r[194:131], r[194:131], _233_, r[194:131], r[194:131] }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [26:0] \9173 ;
-    input [26:0] a;
-    input [161:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9173  = b[26:0];
-      6'b????1?:
-        \9173  = b[53:27];
-      6'b???1??:
-        \9173  = b[80:54];
-      6'b??1???:
-        \9173  = b[107:81];
-      6'b?1????:
-        \9173  = b[134:108];
-      6'b1?????:
-        \9173  = b[161:135];
-      default:
-        \9173  = a;
-    endcase
-  endfunction
-  assign _291_ = \9173 (27'hxxxxxxx, { r[221:195], r[221:195], r[221:195], r[221:195], r[221:195], _186_[26:0] }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [2:0] \9177 ;
-    input [2:0] a;
-    input [17:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9177  = b[2:0];
-      6'b????1?:
-        \9177  = b[5:3];
-      6'b???1??:
-        \9177  = b[8:6];
-      6'b??1???:
-        \9177  = b[11:9];
-      6'b?1????:
-        \9177  = b[14:12];
-      6'b1?????:
-        \9177  = b[17:15];
-      default:
-        \9177  = a;
-    endcase
-  endfunction
-  assign _292_ = \9177 (3'hx, { 3'h0, _284_, _274_, _234_[2:0], 3'h2, _186_[29:27] }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [0:0] \9182 ;
-    input [0:0] a;
-    input [5:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9182  = b[0:0];
-      6'b????1?:
-        \9182  = b[1:1];
-      6'b???1??:
-        \9182  = b[2:2];
-      6'b??1???:
-        \9182  = b[3:3];
-      6'b?1????:
-        \9182  = b[4:4];
-      6'b1?????:
-        \9182  = b[5:5];
-      default:
-        \9182  = a;
-    endcase
-  endfunction
-  assign _293_ = \9182 (1'hx, { r[225], r[225], r[225], _234_[3], r[225], _186_[30] }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [112:0] \9186 ;
-    input [112:0] a;
-    input [677:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9186  = b[112:0];
-      6'b????1?:
-        \9186  = b[225:113];
-      6'b???1??:
-        \9186  = b[338:226];
-      6'b??1???:
-        \9186  = b[451:339];
-      6'b?1????:
-        \9186  = b[564:452];
-      6'b1?????:
-        \9186  = b[677:565];
-      default:
-        \9186  = a;
-    endcase
-  endfunction
-  assign _294_ = \9186 (113'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxx, { r[338:226], r[338:226], r[338:226], r[338:226], r[338:226], _186_[143:31] }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [7:0] \9204 ;
-    input [7:0] a;
-    input [47:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9204  = b[7:0];
-      6'b????1?:
-        \9204  = b[15:8];
-      6'b???1??:
-        \9204  = b[23:16];
-      6'b??1???:
-        \9204  = b[31:24];
-      6'b?1????:
-        \9204  = b[39:32];
-      6'b1?????:
-        \9204  = b[47:40];
-      default:
-        \9204  = a;
-    endcase
-  endfunction
-  assign _295_ = \9204 (8'hxx, { 16'h0000, _245_, 8'h00, r[241:234], _187_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [0:0] \9209 ;
-    input [0:0] a;
-    input [5:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9209  = b[0:0];
-      6'b????1?:
-        \9209  = b[1:1];
-      6'b???1??:
-        \9209  = b[2:2];
-      6'b??1???:
-        \9209  = b[3:3];
-      6'b?1????:
-        \9209  = b[4:4];
-      6'b1?????:
-        \9209  = b[5:5];
-      default:
-        \9209  = a;
-    endcase
-  endfunction
-  assign _296_ = \9209 (1'hx, { 2'h0, _275_, 2'h1, _188_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [0:0] \9214 ;
-    input [0:0] a;
-    input [5:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9214  = b[0:0];
-      6'b????1?:
-        \9214  = b[1:1];
-      6'b???1??:
-        \9214  = b[2:2];
-      6'b??1???:
-        \9214  = b[3:3];
-      6'b?1????:
-        \9214  = b[4:4];
-      6'b1?????:
-        \9214  = b[5:5];
-      default:
-        \9214  = a;
-    endcase
-  endfunction
-  assign _297_ = \9214 (1'hx, { 1'h0, _285_, _276_, _235_, 1'h1, _189_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [63:0] \9217 ;
-    input [63:0] a;
-    input [383:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9217  = b[63:0];
-      6'b????1?:
-        \9217  = b[127:64];
-      6'b???1??:
-        \9217  = b[191:128];
-      6'b??1???:
-        \9217  = b[255:192];
-      6'b?1????:
-        \9217  = b[319:256];
-      6'b1?????:
-        \9217  = b[383:320];
-      default:
-        \9217  = a;
-    endcase
-  endfunction
-  assign _298_ = \9217 (64'hxxxxxxxxxxxxxxxx, { lsu_sum, lsu_sum, _246_, _225_, _110_, 3'h0, _190_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [0:0] \9220 ;
-    input [0:0] a;
-    input [5:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9220  = b[0:0];
-      6'b????1?:
-        \9220  = b[1:1];
-      6'b???1??:
-        \9220  = b[2:2];
-      6'b??1???:
-        \9220  = b[3:3];
-      6'b?1????:
-        \9220  = b[4:4];
-      6'b1?????:
-        \9220  = b[5:5];
-      default:
-        \9220  = a;
-    endcase
-  endfunction
-  assign _299_ = \9220 (1'hx, { 3'h0, _237_, 2'h0 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [0:0] \9225 ;
-    input [0:0] a;
-    input [5:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9225  = b[0:0];
-      6'b????1?:
-        \9225  = b[1:1];
-      6'b???1??:
-        \9225  = b[2:2];
-      6'b??1???:
-        \9225  = b[3:3];
-      6'b?1????:
-        \9225  = b[4:4];
-      6'b1?????:
-        \9225  = b[5:5];
-      default:
-        \9225  = a;
-    endcase
-  endfunction
-  assign _300_ = \9225 (1'hx, { 3'h4, _238_, 2'h0 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [0:0] \9230 ;
-    input [0:0] a;
-    input [5:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9230  = b[0:0];
-      6'b????1?:
-        \9230  = b[1:1];
-      6'b???1??:
-        \9230  = b[2:2];
-      6'b??1???:
-        \9230  = b[3:3];
-      6'b?1????:
-        \9230  = b[4:4];
-      6'b1?????:
-        \9230  = b[5:5];
-      default:
-        \9230  = a;
-    endcase
-  endfunction
-  assign _301_ = \9230 (1'hx, { 1'h1, _286_, _277_, _239_, 1'h0, _191_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [0:0] \9234 ;
-    input [0:0] a;
-    input [5:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9234  = b[0:0];
-      6'b????1?:
-        \9234  = b[1:1];
-      6'b???1??:
-        \9234  = b[2:2];
-      6'b??1???:
-        \9234  = b[3:3];
-      6'b?1????:
-        \9234  = b[4:4];
-      6'b1?????:
-        \9234  = b[5:5];
-      default:
-        \9234  = a;
-    endcase
-  endfunction
-  assign _302_ = \9234 (1'hx, { 5'h00, _192_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [63:0] \9238 ;
-    input [63:0] a;
-    input [383:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9238  = b[63:0];
-      6'b????1?:
-        \9238  = b[127:64];
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-        \9238  = b[191:128];
-      6'b??1???:
-        \9238  = b[255:192];
-      6'b?1????:
-        \9238  = b[319:256];
-      6'b1?????:
-        \9238  = b[383:320];
-      default:
-        \9238  = a;
-    endcase
-  endfunction
-  assign _303_ = \9238 (64'hxxxxxxxxxxxxxxxx, { 320'h00000000000000000000000000000000000000000000000000000000000000000000000000000000, _193_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [0:0] \9242 ;
-    input [0:0] a;
-    input [5:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
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-      6'b?1????:
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-      default:
-        \9242  = a;
-    endcase
-  endfunction
-  assign _304_ = \9242 (1'hx, { 2'h0, _278_, _240_, 2'h0 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [0:0] \9246 ;
-    input [0:0] a;
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-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
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-      default:
-        \9246  = a;
-    endcase
-  endfunction
-  assign _305_ = \9246 (1'hx, { 3'h0, _241_, 1'h0, _194_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [1:0] \9250 ;
-    input [1:0] a;
-    input [11:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
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-      default:
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-    endcase
-  endfunction
-  assign _306_ = \9250 (2'hx, { 4'h0, _279_, 6'h00 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [0:0] \9253 ;
-    input [0:0] a;
-    input [5:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9253  = b[0:0];
-      6'b????1?:
-        \9253  = b[1:1];
-      6'b???1??:
-        \9253  = b[2:2];
-      6'b??1???:
-        \9253  = b[3:3];
-      6'b?1????:
-        \9253  = b[4:4];
-      6'b1?????:
-        \9253  = b[5:5];
-      default:
-        \9253  = a;
-    endcase
-  endfunction
-  assign _307_ = \9253 (1'hx, { 2'h0, _280_, _242_, 2'h0 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [0:0] \9256 ;
-    input [0:0] a;
-    input [5:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9256  = b[0:0];
-      6'b????1?:
-        \9256  = b[1:1];
-      6'b???1??:
-        \9256  = b[2:2];
-      6'b??1???:
-        \9256  = b[3:3];
-      6'b?1????:
-        \9256  = b[4:4];
-      6'b1?????:
-        \9256  = b[5:5];
-      default:
-        \9256  = a;
-    endcase
-  endfunction
-  assign _308_ = \9256 (1'hx, { 2'h0, _281_, 3'h0 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [0:0] \9259 ;
-    input [0:0] a;
-    input [5:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9259  = b[0:0];
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-        \9259  = b[1:1];
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-        \9259  = b[2:2];
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-      default:
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-    endcase
-  endfunction
-  assign _309_ = \9259 (1'hx, { 3'h0, _243_, 2'h0 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [0:0] \9262 ;
-    input [0:0] a;
-    input [5:0] b;
-    input [5:0] s;
-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
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-        \9262  = b[4:4];
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-      default:
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-    endcase
-  endfunction
-  assign _310_ = \9262 (1'hx, { 2'h0, _282_, 3'h0 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [0:0] \9275 ;
-    input [0:0] a;
-    input [5:0] b;
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-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
-        \9275  = b[0:0];
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-        \9275  = b[2:2];
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-      default:
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-    endcase
-  endfunction
-  assign _311_ = \9275 (1'hx, { 5'h00, _195_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  function [0:0] \9279 ;
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-    (* parallel_case *)
-    casez (s)
-      6'b?????1:
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-      6'b?1????:
-        \9279  = b[4:4];
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-      default:
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-    endcase
-  endfunction
-  assign _312_ = \9279 (1'hx, { 5'h00, _196_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
-  assign _313_ = _300_ ? { r[66:3], r[211:207], 1'h1 } : { _109_, _099_, _089_, _079_, _069_, _059_, _049_, _039_, r[199:195], _299_ };
-  assign _314_ = _302_ ? { _303_, l_in[299:295], 1'h1 } : _313_;
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-  assign _398_ = _393_ & _397_;
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-  assign _406_ = _398_ ? l_in[254:247] : _383_;
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-  assign _499_ = _491_ ? l_in[286:279] : _476_;
-  assign _500_ = _492_ ? l_in[286:279] : _477_;
-  assign _501_ = _493_ ? l_in[286:279] : _478_;
-  assign _502_ = _494_ ? l_in[286:279] : _479_;
-  assign _503_ = _495_ ? l_in[286:279] : _480_;
-  assign _504_ = _496_ ? l_in[286:279] : _481_;
-  assign _505_ = _497_ ? l_in[286:279] : _482_;
-  assign _506_ = ~ _180_[2];
-  assign _507_ = ~ _180_[1];
-  assign _508_ = _506_ & _507_;
-  assign _509_ = _506_ & _180_[1];
-  assign _510_ = _180_[2] & _507_;
-  assign _511_ = _180_[2] & _180_[1];
-  assign _512_ = ~ _180_[0];
-  assign _513_ = _508_ & _512_;
-  assign _514_ = _508_ & _180_[0];
-  assign _515_ = _509_ & _512_;
-  assign _516_ = _509_ & _180_[0];
-  assign _517_ = _510_ & _512_;
-  assign _518_ = _510_ & _180_[0];
-  assign _519_ = _511_ & _512_;
-  assign _520_ = _511_ & _180_[0];
-  assign _521_ = _513_ ? l_in[294:287] : _498_;
-  assign _522_ = _514_ ? l_in[294:287] : _499_;
-  assign _523_ = _515_ ? l_in[294:287] : _500_;
-  assign _524_ = _516_ ? l_in[294:287] : _501_;
-  assign _525_ = _517_ ? l_in[294:287] : _502_;
-  assign _526_ = _518_ ? l_in[294:287] : _503_;
-  assign _527_ = _519_ ? l_in[294:287] : _504_;
-  assign _528_ = _520_ ? l_in[294:287] : _505_;
-  assign e_out = { r[338], m_in[3:2], m_in[5:4], m_in[1], _304_ };
-  assign l_out = { d_in[65], _315_, r[216:212], _314_, _301_ };
-  assign d_out = { _295_, _289_[130:67], _298_, _291_[26:25], _291_[22], _291_[24], _289_[2], _289_[0], _296_ };
-  assign m_out = { l_in[294:231], _298_, l_in[86:82], l_in[91:87], r[221], r[0], _294_[112], _311_, l_in[78], _289_[1], _305_ };
-  assign stall_out = _297_;
-endmodule
-
-module logical(rs, rb, op, invert_in, invert_out, datalen, result, popcnt, parity);
-  wire [63:0] _00_;
-  wire [63:0] _01_;
-  wire [63:0] _02_;
-  wire _03_;
-  wire [63:0] _04_;
-  wire _05_;
-  wire [63:0] _06_;
-  wire [63:0] _07_;
-  wire [63:0] _08_;
-  wire [63:0] _09_;
-  wire [1:0] _10_;
-  wire [1:0] _11_;
-  wire [1:0] _12_;
-  wire [1:0] _13_;
-  wire [1:0] _14_;
-  wire [1:0] _15_;
-  wire [1:0] _16_;
-  wire [1:0] _17_;
-  wire [1:0] _18_;
-  wire [1:0] _19_;
-  wire [1:0] _20_;
-  wire [1:0] _21_;
-  wire [1:0] _22_;
-  wire [1:0] _23_;
-  wire [1:0] _24_;
-  wire [1:0] _25_;
-  wire [1:0] _26_;
-  wire [1:0] _27_;
-  wire [1:0] _28_;
-  wire [1:0] _29_;
-  wire [1:0] _30_;
-  wire [1:0] _31_;
-  wire [1:0] _32_;
-  wire [1:0] _33_;
-  wire [1:0] _34_;
-  wire [1:0] _35_;
-  wire [1:0] _36_;
-  wire [1:0] _37_;
-  wire [1:0] _38_;
-  wire [1:0] _39_;
-  wire [1:0] _40_;
-  wire [1:0] _41_;
-  wire [2:0] _42_;
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-  wire [2:0] _47_;
-  wire [2:0] _48_;
-  wire [2:0] _49_;
-  wire [2:0] _50_;
-  wire [2:0] _51_;
-  wire [2:0] _52_;
-  wire [2:0] _53_;
-  wire [2:0] _54_;
-  wire [2:0] _55_;
-  wire [2:0] _56_;
-  wire [2:0] _57_;
-  wire [3:0] _58_;
-  wire [3:0] _59_;
-  wire [3:0] _60_;
-  wire [3:0] _61_;
-  wire [3:0] _62_;
-  wire [3:0] _63_;
-  wire [3:0] _64_;
-  wire [3:0] _65_;
-  wire [5:0] _66_;
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-  wire [5:0] _69_;
-  wire [5:0] _70_;
-  wire [5:0] _71_;
-  wire _72_;
-  wire _73_;
-  wire [6:0] _74_;
-  wire [5:0] _75_;
-  wire _76_;
-  wire [5:0] _77_;
-  wire [3:0] _78_;
-  wire [2:0] _79_;
-  wire [3:0] _80_;
-  wire [3:0] _81_;
-  wire [3:0] _82_;
-  wire [3:0] _83_;
-  wire [1:0] _84_;
-  wire [3:0] _85_;
-  wire [3:0] _86_;
-  wire [3:0] _87_;
-  wire _88_;
-  wire _89_;
-  wire _90_;
-  wire _91_;
-  wire _92_;
-  wire _93_;
-  wire _94_;
-  input [3:0] datalen;
-  input invert_in;
-  input invert_out;
-  input [5:0] op;
-  wire par0;
-  wire par1;
-  output [63:0] parity;
-  output [63:0] popcnt;
-  input [63:0] rb;
-  output [63:0] result;
-  input [63:0] rs;
-  assign _00_ = ~ rb;
-  assign _01_ = invert_in ? _00_ : rb;
-  assign _02_ = rs & _01_;
-  assign _03_ = op == 6'h03;
-  assign _04_ = rs | _01_;
-  assign _05_ = op == 6'h2e;
-  assign _06_ = rs ^ _01_;
-  function [63:0] \19328 ;
-    input [63:0] a;
-    input [127:0] b;
-    input [1:0] s;
-    (* parallel_case *)
-    casez (s)
-      2'b?1:
-        \19328  = b[63:0];
-      2'b1?:
-        \19328  = b[127:64];
-      default:
-        \19328  = a;
-    endcase
-  endfunction
-  assign _07_ = \19328 (_06_, { _04_, _02_ }, { _05_, _03_ });
-  assign _08_ = ~ _07_;
-  assign _09_ = invert_out ? _08_ : _07_;
-  assign _10_ = { 1'h0, rs[0] } + { 1'h0, rs[1] };
-  assign _11_ = { 1'h0, rs[2] } + { 1'h0, rs[3] };
-  assign _12_ = { 1'h0, rs[4] } + { 1'h0, rs[5] };
-  assign _13_ = { 1'h0, rs[6] } + { 1'h0, rs[7] };
-  assign _14_ = { 1'h0, rs[8] } + { 1'h0, rs[9] };
-  assign _15_ = { 1'h0, rs[10] } + { 1'h0, rs[11] };
-  assign _16_ = { 1'h0, rs[12] } + { 1'h0, rs[13] };
-  assign _17_ = { 1'h0, rs[14] } + { 1'h0, rs[15] };
-  assign _18_ = { 1'h0, rs[16] } + { 1'h0, rs[17] };
-  assign _19_ = { 1'h0, rs[18] } + { 1'h0, rs[19] };
-  assign _20_ = { 1'h0, rs[20] } + { 1'h0, rs[21] };
-  assign _21_ = { 1'h0, rs[22] } + { 1'h0, rs[23] };
-  assign _22_ = { 1'h0, rs[24] } + { 1'h0, rs[25] };
-  assign _23_ = { 1'h0, rs[26] } + { 1'h0, rs[27] };
-  assign _24_ = { 1'h0, rs[28] } + { 1'h0, rs[29] };
-  assign _25_ = { 1'h0, rs[30] } + { 1'h0, rs[31] };
-  assign _26_ = { 1'h0, rs[32] } + { 1'h0, rs[33] };
-  assign _27_ = { 1'h0, rs[34] } + { 1'h0, rs[35] };
-  assign _28_ = { 1'h0, rs[36] } + { 1'h0, rs[37] };
-  assign _29_ = { 1'h0, rs[38] } + { 1'h0, rs[39] };
-  assign _30_ = { 1'h0, rs[40] } + { 1'h0, rs[41] };
-  assign _31_ = { 1'h0, rs[42] } + { 1'h0, rs[43] };
-  assign _32_ = { 1'h0, rs[44] } + { 1'h0, rs[45] };
-  assign _33_ = { 1'h0, rs[46] } + { 1'h0, rs[47] };
-  assign _34_ = { 1'h0, rs[48] } + { 1'h0, rs[49] };
-  assign _35_ = { 1'h0, rs[50] } + { 1'h0, rs[51] };
-  assign _36_ = { 1'h0, rs[52] } + { 1'h0, rs[53] };
-  assign _37_ = { 1'h0, rs[54] } + { 1'h0, rs[55] };
-  assign _38_ = { 1'h0, rs[56] } + { 1'h0, rs[57] };
-  assign _39_ = { 1'h0, rs[58] } + { 1'h0, rs[59] };
-  assign _40_ = { 1'h0, rs[60] } + { 1'h0, rs[61] };
-  assign _41_ = { 1'h0, rs[62] } + { 1'h0, rs[63] };
-  assign _42_ = { 1'h0, _10_ } + { 1'h0, _11_ };
-  assign _43_ = { 1'h0, _12_ } + { 1'h0, _13_ };
-  assign _44_ = { 1'h0, _14_ } + { 1'h0, _15_ };
-  assign _45_ = { 1'h0, _16_ } + { 1'h0, _17_ };
-  assign _46_ = { 1'h0, _18_ } + { 1'h0, _19_ };
-  assign _47_ = { 1'h0, _20_ } + { 1'h0, _21_ };
-  assign _48_ = { 1'h0, _22_ } + { 1'h0, _23_ };
-  assign _49_ = { 1'h0, _24_ } + { 1'h0, _25_ };
-  assign _50_ = { 1'h0, _26_ } + { 1'h0, _27_ };
-  assign _51_ = { 1'h0, _28_ } + { 1'h0, _29_ };
-  assign _52_ = { 1'h0, _30_ } + { 1'h0, _31_ };
-  assign _53_ = { 1'h0, _32_ } + { 1'h0, _33_ };
-  assign _54_ = { 1'h0, _34_ } + { 1'h0, _35_ };
-  assign _55_ = { 1'h0, _36_ } + { 1'h0, _37_ };
-  assign _56_ = { 1'h0, _38_ } + { 1'h0, _39_ };
-  assign _57_ = { 1'h0, _40_ } + { 1'h0, _41_ };
-  assign _58_ = { 1'h0, _42_ } + { 1'h0, _43_ };
-  assign _59_ = { 1'h0, _44_ } + { 1'h0, _45_ };
-  assign _60_ = { 1'h0, _46_ } + { 1'h0, _47_ };
-  assign _61_ = { 1'h0, _48_ } + { 1'h0, _49_ };
-  assign _62_ = { 1'h0, _50_ } + { 1'h0, _51_ };
-  assign _63_ = { 1'h0, _52_ } + { 1'h0, _53_ };
-  assign _64_ = { 1'h0, _54_ } + { 1'h0, _55_ };
-  assign _65_ = { 1'h0, _56_ } + { 1'h0, _57_ };
-  assign _66_ = { 2'h0, _58_ } + { 2'h0, _59_ };
-  assign _67_ = _66_ + { 2'h0, _60_ };
-  assign _68_ = _67_ + { 2'h0, _61_ };
-  assign _69_ = { 2'h0, _62_ } + { 2'h0, _63_ };
-  assign _70_ = _69_ + { 2'h0, _64_ };
-  assign _71_ = _70_ + { 2'h0, _65_ };
-  assign _72_ = datalen[3:2] == 2'h0;
-  assign _73_ = ~ datalen[3];
-  assign _74_ = { 1'h0, _68_ } + { 1'h0, _71_ };
-  assign _75_ = _73_ ? _68_ : _74_[5:0];
-  assign _76_ = _73_ ? 1'h0 : _74_[6];
-  assign _77_ = _73_ ? _71_ : 6'h00;
-  assign _78_ = _72_ ? _58_ : _75_[3:0];
-  assign _79_ = _72_ ? 3'h0 : { _76_, _75_[5:4] };
-  assign _80_ = _72_ ? _59_ : 4'h0;
-  assign _81_ = _72_ ? _60_ : 4'h0;
-  assign _82_ = _72_ ? _61_ : 4'h0;
-  assign _83_ = _72_ ? _62_ : _77_[3:0];
-  assign _84_ = _72_ ? 2'h0 : _77_[5:4];
-  assign _85_ = _72_ ? _63_ : 4'h0;
-  assign _86_ = _72_ ? _64_ : 4'h0;
-  assign _87_ = _72_ ? _65_ : 4'h0;
-  assign _88_ = rs[0] ^ rs[8];
-  assign _89_ = _88_ ^ rs[16];
-  assign par0 = _89_ ^ rs[24];
-  assign _90_ = rs[32] ^ rs[40];
-  assign _91_ = _90_ ^ rs[48];
-  assign par1 = _91_ ^ rs[56];
-  assign _92_ = par0 ^ par1;
-  assign _93_ = datalen[3] ? _92_ : par0;
-  assign _94_ = datalen[3] ? 1'h0 : par1;
-  assign result = _09_;
-  assign popcnt = { 4'h0, _87_, 4'h0, _86_, 4'h0, _85_, 2'h0, _84_, _83_, 4'h0, _82_, 4'h0, _81_, 4'h0, _80_, 1'h0, _79_, _78_ };
-  assign parity = { 31'h00000000, _94_, 31'h00000000, _93_ };
-endmodule
-
-module microwatt_wrapper(clk, rst, wishbone_insn_dat_r, wishbone_insn_ack, wishbone_insn_stall, wishbone_data_dat_r, wishbone_data_ack, wishbone_data_stall, dmi_addr, dmi_din, dmi_req, dmi_wr, wishbone_insn_adr, wishbone_insn_dat_w, wishbone_insn_cyc, wishbone_insn_stb, wishbone_insn_sel, wishbone_insn_we, wishbone_data_adr, wishbone_data_dat_w, wishbone_data_cyc, wishbone_data_stb, wishbone_data_sel, wishbone_data_we, dmi_dout, dmi_ack, terminated_out);
-  wire [63:0] _0_;
-  wire _1_;
-  wire _2_;
-  input clk;
-  output dmi_ack;
-  input [3:0] dmi_addr;
-  input [63:0] dmi_din;
-  output [63:0] dmi_dout;
-  input dmi_req;
-  input dmi_wr;
-  input rst;
-  output terminated_out;
-  input wishbone_data_ack;
-  output [31:0] wishbone_data_adr;
-  output wishbone_data_cyc;
-  input [63:0] wishbone_data_dat_r;
-  output [63:0] wishbone_data_dat_w;
-  wire [106:0] wishbone_data_out;
-  output [7:0] wishbone_data_sel;
-  input wishbone_data_stall;
-  output wishbone_data_stb;
-  output wishbone_data_we;
-  input wishbone_insn_ack;
-  output [31:0] wishbone_insn_adr;
-  output wishbone_insn_cyc;
-  input [63:0] wishbone_insn_dat_r;
-  output [63:0] wishbone_insn_dat_w;
-  wire [106:0] wishbone_insn_out;
-  output [7:0] wishbone_insn_sel;
-  input wishbone_insn_stall;
-  output wishbone_insn_stb;
-  output wishbone_insn_we;
-  core_71ba14ecdd9e9507b1aeafd985ac12164cac4c4e microwatt_core (
-    .alt_reset(1'h0),
-    .clk(clk),
-    .dmi_ack(_1_),
-    .dmi_addr(dmi_addr),
-    .dmi_din(dmi_din),
-    .dmi_dout(_0_),
-    .dmi_req(dmi_req),
-    .dmi_wr(dmi_wr),
-    .ext_irq(1'h0),
-    .rst(rst),
-    .terminated_out(_2_),
-    .wishbone_data_in({ wishbone_data_stall, wishbone_data_ack, wishbone_data_dat_r }),
-    .wishbone_data_out(wishbone_data_out),
-    .wishbone_insn_in({ wishbone_insn_stall, wishbone_insn_ack, wishbone_insn_dat_r }),
-    .wishbone_insn_out(wishbone_insn_out)
-  );
-  assign wishbone_insn_adr = wishbone_insn_out[31:0];
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-  assign _137_ = _136_ | l_in[27];
-  assign _138_ = _137_ | l_in[24];
-  assign _139_ = _138_ | l_in[23];
-  assign _140_ = _139_ | l_in[22];
-  assign _141_ = _161_ ? 1'h0 : r[232];
-  assign _142_ = _153_ ? 1'h0 : r[297];
-  assign _143_ = ~ _132_;
-  assign _144_ = { 1'h0, _133_[4:0] } == 6'h00;
-  assign _145_ = _144_ ? 4'h8 : 4'h4;
-  assign _146_ = _144_ ? 1'h1 : 1'h0;
-  assign _147_ = _143_ ? 4'h2 : _145_;
-  assign _148_ = _143_ ? { 1'h0, r[72:68] } : { 1'h0, _133_[62:61], _133_[7:5] };
-  assign _149_ = _143_ ? 1'h0 : _146_;
-  assign _150_ = l_in[1] ? 1'h0 : 1'h1;
-  assign _151_ = l_in[1] ? 4'h1 : _147_;
-  assign _152_ = l_in[1] & l_in[10];
-  assign _153_ = l_in[1] & l_in[10];
-  assign _154_ = l_in[1] ? { 1'h0, _133_[62:61], _133_[7:5] } : _148_;
-  assign _155_ = l_in[1] ? 1'h0 : _149_;
-  assign _156_ = l_in[1] ? 1'h1 : 1'h0;
-  assign _157_ = l_in[1] ? 1'h1 : 1'h0;
-  assign _158_ = l_in[1] ? _140_ : 1'h0;
-  assign _159_ = l_in[0] ? { l_in[80:17], l_in[6], _135_, l_in[4], _150_ } : { r[67:1], 1'h0 };
-  assign _160_ = l_in[0] ? _151_ : r[167:164];
-  assign _161_ = l_in[0] & _152_;
-  assign _162_ = l_in[0] ? { _154_, _142_ } : { 1'h0, _133_[62:61], _133_[7:5], r[297] };
-  assign _163_ = l_in[0] ? _155_ : 1'h0;
-  assign _164_ = l_in[0] ? _156_ : 1'h0;
-  assign _165_ = l_in[0] ? _157_ : 1'h0;
-  assign _166_ = l_in[0] ? _158_ : 1'h0;
-  assign _167_ = ~ l_in[16];
-  assign _168_ = _167_ ? r[131:68] : l_in[144:81];
-  assign _169_ = _167_ ? l_in[112:81] : r[163:132];
-  assign _170_ = _167_ ? _162_[0] : 1'h0;
-  assign _171_ = l_in[3] ? { 4'h1, _169_, _168_ } : { _160_, r[163:68] };
-  assign _172_ = l_in[3] ? 1'h0 : _141_;
-  assign _173_ = l_in[3] ? _170_ : _162_[0];
-  assign _174_ = l_in[3] ? 1'h1 : _164_;
-  assign _175_ = l_in[3] ? 1'h1 : _165_;
-  assign _176_ = l_in[3] ? 1'h1 : _166_;
-  assign _177_ = r[167:164] == 4'h0;
-  assign _178_ = d_in[1] ? 4'h0 : r[167:164];
-  assign _179_ = d_in[1] ? 1'h1 : 1'h0;
-  assign _180_ = r[167:164] == 4'h1;
-  assign _181_ = r[167:164] == 4'h2;
-  assign _182_ = ~ d_in[2];
-  assign _183_ = r[67] ? r[232:168] : { 1'h1, d_in[10:3], d_in[18:11], d_in[26:19], d_in[34:27], d_in[42:35], d_in[50:43], d_in[58:51], d_in[66:59] };
-  assign _184_ = r[67] ? { 1'h1, d_in[10:3], d_in[18:11], d_in[26:19], d_in[34:27], d_in[42:35], d_in[50:43], d_in[58:51], d_in[66:59] } : r[297:233];
-  assign _185_ = { 1'h0, d_in[63:59] } == 6'h00;
-  assign _186_ = _185_ ? 4'h8 : 4'h4;
-  assign _187_ = _190_ ? 1'h1 : 1'h0;
-  assign _188_ = _182_ ? _186_ : 4'h8;
-  assign _189_ = _182_ ? { d_in[18:11], d_in[26:19], d_in[34:27], d_in[42:35], d_in[50:43], d_in[58:51], 8'h00, d_in[63:59], 1'h0, d_in[9:8], d_in[66:64], _184_, _183_ } : r[364:168];
-  assign _190_ = _182_ & _185_;
-  assign _191_ = _182_ ? 1'h0 : 1'h1;
-  assign _192_ = d_in[1] ? { _189_, _188_ } : r[364:164];
-  assign _193_ = d_in[1] ? { _191_, _187_ } : 2'h0;
-  assign _194_ = r[167:164] == 4'h3;
-  assign _195_ = r[303:298] + 6'h13;
-  assign _196_ = _195_ - { 1'h0, r[308:304] };
-  assign _197_ = ~ { _104_, _102_, _100_, _098_, _096_, _094_, _092_, _090_, _088_, _086_, _084_, _082_, _080_, _078_, _076_, _074_, _072_, _070_, _068_, _066_, _064_, _062_, _060_, _058_, _056_, _054_, _052_, _050_, _048_, _046_, _044_ };
-  assign _198_ = r[65:35] & _197_;
-  assign _199_ = | _198_;
-  assign _200_ = r[67] != r[66];
-  assign _201_ = _200_ | _199_;
-  assign _202_ = { 1'h0, r[308:304] } < 6'h05;
-  assign _203_ = { 1'h0, r[308:304] } > 6'h10;
-  assign _204_ = _202_ | _203_;
-  assign _205_ = r[303:298] + 6'h13;
-  assign _206_ = { 1'h0, r[308:304] } > _205_;
-  assign _207_ = _204_ | _206_;
-  assign _208_ = _207_ ? 4'h8 : 4'h5;
-  assign _209_ = _207_ ? 1'h1 : 1'h0;
-  assign _210_ = _201_ ? 4'h8 : _208_;
-  assign _211_ = _201_ ? 1'h0 : _209_;
-  assign _212_ = _201_ ? 1'h1 : 1'h0;
-  assign _213_ = r[167:164] == 4'h4;
-  assign _214_ = r[167:164] == 4'h5;
-  assign _215_ = ~ d_in[2];
-  assign _216_ = ~ d_in[62];
-  assign _217_ = r[3] | _216_;
-  assign _218_ = ~ r[1];
-  assign _219_ = ~ r[2];
-  assign _220_ = d_in[61] & _219_;
-  assign _221_ = d_in[60] | _220_;
-  assign _222_ = ~ d_in[64];
-  assign _223_ = d_in[59] & _222_;
-  assign _224_ = _218_ ? _221_ : _223_;
-  assign _225_ = _217_ ? _224_ : 1'h0;
-  assign _226_ = ~ r[2];
-  assign _227_ = d_in[66] | _226_;
-  assign _228_ = d_in[51] & _227_;
-  assign _229_ = _225_ & _228_;
-  assign _230_ = ~ _225_;
-  assign _231_ = _229_ ? 4'h7 : 4'h8;
-  assign _232_ = _229_ ? 2'h0 : { _225_, _230_ };
-  assign _233_ = { 1'h0, d_in[63:59] } < 6'h05;
-  assign _234_ = { 1'h0, d_in[63:59] } > 6'h10;
-  assign _235_ = _233_ | _234_;
-  assign _236_ = { 1'h0, d_in[63:59] } > r[303:298];
-  assign _237_ = _235_ | _236_;
-  assign _238_ = r[303:298] - { 1'h0, d_in[63:59] };
-  assign _239_ = _237_ ? 4'h8 : 4'h5;
-  assign _240_ = _237_ ? r[364:298] : { d_in[18:11], d_in[26:19], d_in[34:27], d_in[42:35], d_in[50:43], d_in[58:51], 8'h00, d_in[63:59], _238_ };
-  assign _241_ = _237_ ? 1'h1 : 1'h0;
-  assign _242_ = d_in[9] ? _231_ : _239_;
-  assign _243_ = d_in[9] ? r[364:298] : _240_;
-  assign _244_ = d_in[9] ? 1'h0 : _241_;
-  assign _245_ = d_in[9] ? _232_ : 2'h0;
-  assign _246_ = d_in[10] ? _242_ : 4'h8;
-  assign _247_ = d_in[10] ? _243_ : r[364:298];
-  assign _248_ = d_in[10] ? 1'h0 : 1'h1;
-  assign _249_ = d_in[10] ? _244_ : 1'h0;
-  assign _250_ = d_in[10] ? _245_ : 2'h0;
-  assign _251_ = _215_ ? _246_ : 4'h8;
-  assign _252_ = _215_ ? { _248_, d_in[10:3], d_in[18:11], d_in[26:19], d_in[34:27], d_in[42:35], d_in[50:43], d_in[58:51], d_in[66:59], _247_ } : { 1'h0, r[428:298] };
-  assign _253_ = _215_ ? _249_ : 1'h1;
-  assign _254_ = _215_ ? _250_ : 2'h0;
-  assign _255_ = d_in[1] ? _251_ : r[167:164];
-  assign _256_ = d_in[1] ? { _253_, _252_ } : { 2'h0, r[428:298] };
-  assign _257_ = d_in[1] ? _254_ : 2'h0;
-  assign _258_ = r[167:164] == 4'h6;
-  assign _259_ = ~ r[1];
-  assign _260_ = _259_ ? 4'h1 : 4'h0;
-  assign _261_ = _259_ ? 1'h1 : 1'h0;
-  assign _262_ = _259_ ? 1'h0 : 1'h1;
-  assign _263_ = _259_ ? 1'h0 : 1'h1;
-  assign _264_ = r[167:164] == 4'h7;
-  assign _265_ = r[167:164] == 4'h8;
-  function [67:0] \10776 ;
-    input [67:0] a;
-    input [611:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10776  = b[67:0];
-      9'b???????1?:
-        \10776  = b[135:68];
-      9'b??????1??:
-        \10776  = b[203:136];
-      9'b?????1???:
-        \10776  = b[271:204];
-      9'b????1????:
-        \10776  = b[339:272];
-      9'b???1?????:
-        \10776  = b[407:340];
-      9'b??1??????:
-        \10776  = b[475:408];
-      9'b?1???????:
-        \10776  = b[543:476];
-      9'b1????????:
-        \10776  = b[611:544];
-      default:
-        \10776  = a;
-    endcase
-  endfunction
-  assign _266_ = \10776 (68'hxxxxxxxxxxxxxxxxx, { r[67:1], 1'h0, r[67:1], 1'h0, r[67:1], 1'h0, r[67:1], 1'h0, r[67:1], 1'h0, r[67:1], 1'h0, r[67:1], 1'h0, r[67:1], 1'h0, _159_ }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [95:0] \10780 ;
-    input [95:0] a;
-    input [863:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10780  = b[95:0];
-      9'b???????1?:
-        \10780  = b[191:96];
-      9'b??????1??:
-        \10780  = b[287:192];
-      9'b?????1???:
-        \10780  = b[383:288];
-      9'b????1????:
-        \10780  = b[479:384];
-      9'b???1?????:
-        \10780  = b[575:480];
-      9'b??1??????:
-        \10780  = b[671:576];
-      9'b?1???????:
-        \10780  = b[767:672];
-      9'b1????????:
-        \10780  = b[863:768];
-      default:
-        \10780  = a;
-    endcase
-  endfunction
-  assign _267_ = \10780 (96'hxxxxxxxxxxxxxxxxxxxxxxxx, { r[163:68], r[163:68], r[163:68], r[163:68], r[163:68], r[163:68], r[163:68], r[163:68], _171_[95:0] }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [3:0] \10784 ;
-    input [3:0] a;
-    input [35:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10784  = b[3:0];
-      9'b???????1?:
-        \10784  = b[7:4];
-      9'b??????1??:
-        \10784  = b[11:8];
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-        \10784  = b[15:12];
-      9'b????1????:
-        \10784  = b[19:16];
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-      9'b??1??????:
-        \10784  = b[27:24];
-      9'b?1???????:
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-      9'b1????????:
-        \10784  = b[35:32];
-      default:
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-    endcase
-  endfunction
-  assign _268_ = \10784 (4'hx, { 4'h0, _260_, _255_, 4'h6, _210_, _192_[3:0], 4'h3, _178_, _171_[99:96] }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [63:0] \10788 ;
-    input [63:0] a;
-    input [575:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10788  = b[63:0];
-      9'b???????1?:
-        \10788  = b[127:64];
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-      9'b??1??????:
-        \10788  = b[447:384];
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-      9'b1????????:
-        \10788  = b[575:512];
-      default:
-        \10788  = a;
-    endcase
-  endfunction
-  assign _269_ = \10788 (64'hxxxxxxxxxxxxxxxx, { r[231:168], r[231:168], r[231:168], r[231:168], r[231:168], _192_[67:4], r[231:168], r[231:168], r[231:168] }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [0:0] \10792 ;
-    input [0:0] a;
-    input [8:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10792  = b[0:0];
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-      9'b??1??????:
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-      9'b1????????:
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-      default:
-        \10792  = a;
-    endcase
-  endfunction
-  assign _270_ = \10792 (1'hx, { r[232], r[232], r[232], r[232], r[232], _192_[68], r[232], r[232], _172_ }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [63:0] \10796 ;
-    input [63:0] a;
-    input [575:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10796  = b[63:0];
-      9'b???????1?:
-        \10796  = b[127:64];
-      9'b??????1??:
-        \10796  = b[191:128];
-      9'b?????1???:
-        \10796  = b[255:192];
-      9'b????1????:
-        \10796  = b[319:256];
-      9'b???1?????:
-        \10796  = b[383:320];
-      9'b??1??????:
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-      default:
-        \10796  = a;
-    endcase
-  endfunction
-  assign _271_ = \10796 (64'hxxxxxxxxxxxxxxxx, { r[296:233], r[296:233], r[296:233], r[296:233], r[296:233], _192_[132:69], r[296:233], r[296:233], r[296:233] }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [0:0] \10800 ;
-    input [0:0] a;
-    input [8:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10800  = b[0:0];
-      9'b???????1?:
-        \10800  = b[1:1];
-      9'b??????1??:
-        \10800  = b[2:2];
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-        \10800  = b[3:3];
-      9'b????1????:
-        \10800  = b[4:4];
-      9'b???1?????:
-        \10800  = b[5:5];
-      9'b??1??????:
-        \10800  = b[6:6];
-      9'b?1???????:
-        \10800  = b[7:7];
-      9'b1????????:
-        \10800  = b[8:8];
-      default:
-        \10800  = a;
-    endcase
-  endfunction
-  assign _272_ = \10800 (1'hx, { r[297], r[297], r[297], r[297], r[297], _192_[133], r[297], r[297], _173_ }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [5:0] \10805 ;
-    input [5:0] a;
-    input [53:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10805  = b[5:0];
-      9'b???????1?:
-        \10805  = b[11:6];
-      9'b??????1??:
-        \10805  = b[17:12];
-      9'b?????1???:
-        \10805  = b[23:18];
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-        \10805  = b[29:24];
-      9'b???1?????:
-        \10805  = b[35:30];
-      9'b??1??????:
-        \10805  = b[41:36];
-      9'b?1???????:
-        \10805  = b[47:42];
-      9'b1????????:
-        \10805  = b[53:48];
-      default:
-        \10805  = a;
-    endcase
-  endfunction
-  assign _273_ = \10805 (6'hxx, { r[303:298], r[303:298], _256_[5:0], r[303:298], _196_, _192_[139:134], r[303:298], r[303:298], _162_[6:1] }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [4:0] \10810 ;
-    input [4:0] a;
-    input [44:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10810  = b[4:0];
-      9'b???????1?:
-        \10810  = b[9:5];
-      9'b??????1??:
-        \10810  = b[14:10];
-      9'b?????1???:
-        \10810  = b[19:15];
-      9'b????1????:
-        \10810  = b[24:20];
-      9'b???1?????:
-        \10810  = b[29:25];
-      9'b??1??????:
-        \10810  = b[34:30];
-      9'b?1???????:
-        \10810  = b[39:35];
-      9'b1????????:
-        \10810  = b[44:40];
-      default:
-        \10810  = a;
-    endcase
-  endfunction
-  assign _274_ = \10810 (5'hxx, { r[308:304], r[308:304], _256_[10:6], r[308:304], r[308:304], _192_[144:140], r[308:304], r[308:304], _133_[4:0] }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [55:0] \10815 ;
-    input [55:0] a;
-    input [503:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10815  = b[55:0];
-      9'b???????1?:
-        \10815  = b[111:56];
-      9'b??????1??:
-        \10815  = b[167:112];
-      9'b?????1???:
-        \10815  = b[223:168];
-      9'b????1????:
-        \10815  = b[279:224];
-      9'b???1?????:
-        \10815  = b[335:280];
-      9'b??1??????:
-        \10815  = b[391:336];
-      9'b?1???????:
-        \10815  = b[447:392];
-      9'b1????????:
-        \10815  = b[503:448];
-      default:
-        \10815  = a;
-    endcase
-  endfunction
-  assign _275_ = \10815 (56'hxxxxxxxxxxxxxx, { r[364:309], r[364:309], _256_[66:11], r[364:309], r[364:309], _192_[200:145], r[364:309], r[364:309], _133_[55:8], 8'h00 }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [63:0] \10819 ;
-    input [63:0] a;
-    input [575:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10819  = b[63:0];
-      9'b???????1?:
-        \10819  = b[127:64];
-      9'b??????1??:
-        \10819  = b[191:128];
-      9'b?????1???:
-        \10819  = b[255:192];
-      9'b????1????:
-        \10819  = b[319:256];
-      9'b???1?????:
-        \10819  = b[383:320];
-      9'b??1??????:
-        \10819  = b[447:384];
-      9'b?1???????:
-        \10819  = b[511:448];
-      9'b1????????:
-        \10819  = b[575:512];
-      default:
-        \10819  = a;
-    endcase
-  endfunction
-  assign _276_ = \10819 (64'hxxxxxxxxxxxxxxxx, { r[428:365], r[428:365], _256_[130:67], r[428:365], r[428:365], r[428:365], r[428:365], r[428:365], r[428:365] }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [0:0] \10823 ;
-    input [0:0] a;
-    input [8:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10823  = b[0:0];
-      9'b???????1?:
-        \10823  = b[1:1];
-      9'b??????1??:
-        \10823  = b[2:2];
-      9'b?????1???:
-        \10823  = b[3:3];
-      9'b????1????:
-        \10823  = b[4:4];
-      9'b???1?????:
-        \10823  = b[5:5];
-      9'b??1??????:
-        \10823  = b[6:6];
-      9'b?1???????:
-        \10823  = b[7:7];
-      9'b1????????:
-        \10823  = b[8:8];
-      default:
-        \10823  = a;
-    endcase
-  endfunction
-  assign _277_ = \10823 (1'hx, { 2'h0, _256_[131], 2'h0, _193_[0], 2'h0, _163_ }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [0:0] \10827 ;
-    input [0:0] a;
-    input [8:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10827  = b[0:0];
-      9'b???????1?:
-        \10827  = b[1:1];
-      9'b??????1??:
-        \10827  = b[2:2];
-      9'b?????1???:
-        \10827  = b[3:3];
-      9'b????1????:
-        \10827  = b[4:4];
-      9'b???1?????:
-        \10827  = b[5:5];
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-        \10827  = b[6:6];
-      9'b?1???????:
-        \10827  = b[7:7];
-      9'b1????????:
-        \10827  = b[8:8];
-      default:
-        \10827  = a;
-    endcase
-  endfunction
-  assign _278_ = \10827 (1'hx, { 2'h0, _256_[132], 1'h0, _211_, _193_[1], 3'h0 }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [0:0] \10829 ;
-    input [0:0] a;
-    input [8:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10829  = b[0:0];
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-        \10829  = b[1:1];
-      9'b??????1??:
-        \10829  = b[2:2];
-      9'b?????1???:
-        \10829  = b[3:3];
-      9'b????1????:
-        \10829  = b[4:4];
-      9'b???1?????:
-        \10829  = b[5:5];
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-        \10829  = b[6:6];
-      9'b?1???????:
-        \10829  = b[7:7];
-      9'b1????????:
-        \10829  = b[8:8];
-      default:
-        \10829  = a;
-    endcase
-  endfunction
-  assign _279_ = \10829 (1'hx, { 4'h0, _212_, 4'h0 }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [1:0] \10832 ;
-    input [1:0] a;
-    input [17:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
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-        \10832  = b[7:6];
-      9'b????1????:
-        \10832  = b[9:8];
-      9'b???1?????:
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-      default:
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-    endcase
-  endfunction
-  assign _280_ = \10832 (2'hx, { 4'h0, _257_, 12'h000 }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [0:0] \10847 ;
-    input [0:0] a;
-    input [8:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10847  = b[0:0];
-      9'b???????1?:
-        \10847  = b[1:1];
-      9'b??????1??:
-        \10847  = b[2:2];
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-        \10847  = b[3:3];
-      9'b????1????:
-        \10847  = b[4:4];
-      9'b???1?????:
-        \10847  = b[5:5];
-      9'b??1??????:
-        \10847  = b[6:6];
-      9'b?1???????:
-        \10847  = b[7:7];
-      9'b1????????:
-        \10847  = b[8:8];
-      default:
-        \10847  = a;
-    endcase
-  endfunction
-  assign _281_ = \10847 (1'hx, { 1'h0, _261_, 6'h12, _174_ }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [0:0] \10852 ;
-    input [0:0] a;
-    input [8:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
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-      9'b????1????:
-        \10852  = b[4:4];
-      9'b???1?????:
-        \10852  = b[5:5];
-      9'b??1??????:
-        \10852  = b[6:6];
-      9'b?1???????:
-        \10852  = b[7:7];
-      9'b1????????:
-        \10852  = b[8:8];
-      default:
-        \10852  = a;
-    endcase
-  endfunction
-  assign _282_ = \10852 (1'hx, { 1'h1, _262_, 5'h00, _179_, 1'h0 }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [0:0] \10857 ;
-    input [0:0] a;
-    input [8:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
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-      9'b????1????:
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-      9'b???1?????:
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-        \10857  = b[6:6];
-      9'b?1???????:
-        \10857  = b[7:7];
-      9'b1????????:
-        \10857  = b[8:8];
-      default:
-        \10857  = a;
-    endcase
-  endfunction
-  assign _283_ = \10857 (1'hx, 9'h080, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [0:0] \10861 ;
-    input [0:0] a;
-    input [8:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
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-      9'b???????1?:
-        \10861  = b[1:1];
-      9'b??????1??:
-        \10861  = b[2:2];
-      9'b?????1???:
-        \10861  = b[3:3];
-      9'b????1????:
-        \10861  = b[4:4];
-      9'b???1?????:
-        \10861  = b[5:5];
-      9'b??1??????:
-        \10861  = b[6:6];
-      9'b?1???????:
-        \10861  = b[7:7];
-      9'b1????????:
-        \10861  = b[8:8];
-      default:
-        \10861  = a;
-    endcase
-  endfunction
-  assign _284_ = \10861 (1'hx, { 1'h0, _263_, 7'h00 }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [0:0] \10865 ;
-    input [0:0] a;
-    input [8:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10865  = b[0:0];
-      9'b???????1?:
-        \10865  = b[1:1];
-      9'b??????1??:
-        \10865  = b[2:2];
-      9'b?????1???:
-        \10865  = b[3:3];
-      9'b????1????:
-        \10865  = b[4:4];
-      9'b???1?????:
-        \10865  = b[5:5];
-      9'b??1??????:
-        \10865  = b[6:6];
-      9'b?1???????:
-        \10865  = b[7:7];
-      9'b1????????:
-        \10865  = b[8:8];
-      default:
-        \10865  = a;
-    endcase
-  endfunction
-  assign _285_ = \10865 (1'hx, { 8'h00, _175_ }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [0:0] \10869 ;
-    input [0:0] a;
-    input [8:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10869  = b[0:0];
-      9'b???????1?:
-        \10869  = b[1:1];
-      9'b??????1??:
-        \10869  = b[2:2];
-      9'b?????1???:
-        \10869  = b[3:3];
-      9'b????1????:
-        \10869  = b[4:4];
-      9'b???1?????:
-        \10869  = b[5:5];
-      9'b??1??????:
-        \10869  = b[6:6];
-      9'b?1???????:
-        \10869  = b[7:7];
-      9'b1????????:
-        \10869  = b[8:8];
-      default:
-        \10869  = a;
-    endcase
-  endfunction
-  assign _286_ = \10869 (1'hx, { 8'h00, _176_ }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  function [0:0] \10874 ;
-    input [0:0] a;
-    input [8:0] b;
-    input [8:0] s;
-    (* parallel_case *)
-    casez (s)
-      9'b????????1:
-        \10874  = b[0:0];
-      9'b???????1?:
-        \10874  = b[1:1];
-      9'b??????1??:
-        \10874  = b[2:2];
-      9'b?????1???:
-        \10874  = b[3:3];
-      9'b????1????:
-        \10874  = b[4:4];
-      9'b???1?????:
-        \10874  = b[5:5];
-      9'b??1??????:
-        \10874  = b[6:6];
-      9'b?1???????:
-        \10874  = b[7:7];
-      9'b1????????:
-        \10874  = b[8:8];
-      default:
-        \10874  = a;
-    endcase
-  endfunction
-  assign _287_ = \10874 (1'hx, 9'h004, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
-  assign _288_ = r[67] ? 32'd0 : r[163:132];
-  assign _289_ = ~ { _090_, _088_, _086_, _084_, _082_, _080_, _078_, _076_, _074_, _072_, _070_, _068_, _066_, _064_, _062_, _060_, _058_, _056_, _054_, _052_, _050_, _048_, _046_, _044_ };
-  assign _290_ = r[103:80] & _289_;
-  assign _291_ = _288_[31:8] & { _090_, _088_, _086_, _084_, _082_, _080_, _078_, _076_, _074_, _072_, _070_, _068_, _066_, _064_, _062_, _060_, _058_, _056_, _054_, _052_, _050_, _048_, _046_, _044_ };
-  assign _292_ = _290_ | _291_;
-  assign _293_ = ~ { _042_, _040_, _038_, _036_, _034_, _032_, _030_, _028_, _026_, _024_, _022_, 5'h1f };
-  assign _294_ = r[327:312] & _293_;
-  assign _295_ = addrsh & { _042_, _040_, _038_, _036_, _034_, _032_, _030_, _028_, _026_, _024_, _022_, 5'h1f };
-  assign _296_ = _294_ | _295_;
-  assign _297_ = ~ { _130_, _128_, _126_, _124_, _122_, _120_, _118_, _116_, _114_, _112_, _110_, _108_, _106_, _104_, _102_, _100_, _098_, _096_, _094_, _092_, _090_, _088_, _086_, _084_, _082_, _080_, _078_, _076_, _074_, _072_, _070_, _068_, _066_, _064_, _062_, _060_, _058_, _056_, _054_, _052_, _050_, _048_, _046_, _044_ };
-  assign _298_ = r[420:377] & _297_;
-  assign _299_ = r[59:16] & { _130_, _128_, _126_, _124_, _122_, _120_, _118_, _116_, _114_, _112_, _110_, _108_, _106_, _104_, _102_, _100_, _098_, _096_, _094_, _092_, _090_, _088_, _086_, _084_, _082_, _080_, _078_, _076_, _074_, _072_, _070_, _068_, _066_, _064_, _062_, _060_, _058_, _056_, _054_, _052_, _050_, _048_, _046_, _044_ };
-  assign _300_ = _298_ | _299_;
-  assign _301_ = _287_ ? { 8'h00, r[123:104], _292_, _288_[7:0], 4'h0 } : { 8'h00, r[364:328], _296_, 3'h0 };
-  assign _302_ = _283_ ? { 8'h00, _300_, r[376:365] } : 64'h0000000000000000;
-  assign _303_ = _283_ ? { r[67:16], 12'h000 } : _301_;
-  assign _304_ = _285_ ? l_in[144:81] : _302_;
-  assign _305_ = _285_ ? l_in[80:17] : _303_;
-  assign _000_ = l_in[16] ? r[131:68] : { 32'h00000000, r[163:132] };
-  assign _001_ = rst ? 1'h0 : _266_[0];
-  assign _002_ = rst ? r[67:1] : _266_[67:1];
-  assign _003_ = rst ? 64'h0000000000000000 : _267_[63:0];
-  assign _004_ = rst ? r[163:132] : _267_[95:64];
-  assign _005_ = rst ? 4'h0 : _268_;
-  assign _006_ = rst ? r[231:168] : _269_;
-  assign _007_ = rst ? 1'h0 : _270_;
-  assign _008_ = rst ? r[296:233] : _271_;
-  assign _009_ = rst ? 1'h0 : _272_;
-  assign _010_ = rst ? r[433:298] : { _280_, _279_, _278_, _277_, _276_, _275_, _274_, _273_ };
-  always @(posedge clk)
-    r <= { _010_, _009_, _008_, _007_, _006_, _005_, _004_, _003_, _002_, _001_ };
-  assign _011_ = r[303:302] == 2'h0;
-  assign _012_ = r[303:302] == 2'h1;
-  function [30:0] \9811 ;
-    input [30:0] a;
-    input [61:0] b;
-    input [1:0] s;
-    (* parallel_case *)
-    casez (s)
-      2'b?1:
-        \9811  = b[30:0];
-      2'b1?:
-        \9811  = b[61:31];
-      default:
-        \9811  = a;
-    endcase
-  endfunction
-  assign _013_ = \9811 ({ 13'h0000, r[65:48] }, { r[62:32], r[46:16] }, { _012_, _011_ });
-  assign _014_ = r[301:300] == 2'h0;
-  assign _015_ = r[301:300] == 2'h1;
-  assign _016_ = r[301:300] == 2'h2;
-  function [18:0] \9824 ;
-    input [18:0] a;
-    input [56:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \9824  = b[18:0];
-      3'b?1?:
-        \9824  = b[37:19];
-      3'b1??:
-        \9824  = b[56:38];
-      default:
-        \9824  = a;
-    endcase
-  endfunction
-  assign _017_ = \9824 (_013_[30:12], { _013_[26:8], _013_[22:4], _013_[18:0] }, { _016_, _015_, _014_ });
-  assign _018_ = r[299:298] == 2'h0;
-  assign _019_ = r[299:298] == 2'h1;
-  assign _020_ = r[299:298] == 2'h2;
-  function [15:0] \9837 ;
-    input [15:0] a;
-    input [47:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \9837  = b[15:0];
-      3'b?1?:
-        \9837  = b[31:16];
-      3'b1??:
-        \9837  = b[47:32];
-      default:
-        \9837  = a;
-    endcase
-  endfunction
-  assign addrsh = \9837 (_017_[18:3], { _017_[17:2], _017_[16:1], _017_[15:0] }, { _020_, _019_, _018_ });
-  assign _021_ = $signed(32'd5) < $signed({ 27'h0000000, r[308:304] });
-  assign _022_ = _021_ ? 1'h1 : 1'h0;
-  assign _023_ = $signed(32'd6) < $signed({ 27'h0000000, r[308:304] });
-  assign _024_ = _023_ ? 1'h1 : 1'h0;
-  assign _025_ = $signed(32'd7) < $signed({ 27'h0000000, r[308:304] });
-  assign _026_ = _025_ ? 1'h1 : 1'h0;
-  assign _027_ = $signed(32'd8) < $signed({ 27'h0000000, r[308:304] });
-  assign _028_ = _027_ ? 1'h1 : 1'h0;
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-  assign _030_ = _029_ ? 1'h1 : 1'h0;
-  assign _031_ = $signed(32'd10) < $signed({ 27'h0000000, r[308:304] });
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-  assign _034_ = _033_ ? 1'h1 : 1'h0;
-  assign _035_ = $signed(32'd12) < $signed({ 27'h0000000, r[308:304] });
-  assign _036_ = _035_ ? 1'h1 : 1'h0;
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-  assign _041_ = $signed(32'd15) < $signed({ 27'h0000000, r[308:304] });
-  assign _042_ = _041_ ? 1'h1 : 1'h0;
-  assign _043_ = $signed(32'd0) < $signed({ 26'h0000000, r[303:298] });
-  assign _044_ = _043_ ? 1'h1 : 1'h0;
-  assign _045_ = $signed(32'd1) < $signed({ 26'h0000000, r[303:298] });
-  assign _046_ = _045_ ? 1'h1 : 1'h0;
-  assign _047_ = $signed(32'd2) < $signed({ 26'h0000000, r[303:298] });
-  assign _048_ = _047_ ? 1'h1 : 1'h0;
-  assign _049_ = $signed(32'd3) < $signed({ 26'h0000000, r[303:298] });
-  assign _050_ = _049_ ? 1'h1 : 1'h0;
-  assign _051_ = $signed(32'd4) < $signed({ 26'h0000000, r[303:298] });
-  assign _052_ = _051_ ? 1'h1 : 1'h0;
-  assign _053_ = $signed(32'd5) < $signed({ 26'h0000000, r[303:298] });
-  assign _054_ = _053_ ? 1'h1 : 1'h0;
-  assign l_out = { _000_, r[433:429], _282_ };
-  assign d_out = { _304_, _305_, _283_, _286_, _285_, _281_ };
-  assign i_out = { _304_, _305_, _286_, _285_, _284_ };
-endmodule
-
-module multiply_16(clk, m_in, m_out);
-  wire [129:0] _00_;
-  wire _01_;
-  wire _02_;
-  wire _03_;
-  wire _04_;
-  wire _05_;
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-  wire _10_;
-  wire _11_;
-  wire _12_;
-  wire [63:0] _13_;
-  wire _14_;
-  wire _15_;
-  input clk;
-  reg [137:0] m;
-  input [137:0] m_in;
-  output [65:0] m_out;
-  reg [2207:0] r = 2208'h000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000;
-  always @(posedge clk)
-    m <= m_in;
-  always @(posedge clk)
-    r <= { m[137], _00_, m[6:0], r[2207:138] };
-  assign _00_ = $signed({ m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71:7] }) * $signed({ m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136:72] });
-  assign _01_ = | r[208:176];
-  assign _02_ = & r[208:176];
-  assign _03_ = ~ _02_;
-  assign _04_ = _01_ & _03_;
-  assign _05_ = | r[272:208];
-  assign _06_ = & r[272:208];
-  assign _07_ = ~ _06_;
-  assign _08_ = _05_ & _07_;
-  assign _09_ = r[275] ? _04_ : _08_;
-  assign _10_ = r[144:139] == 6'h2b;
-  assign _11_ = r[144:139] == 6'h2d;
-  assign _12_ = r[144:139] == 6'h2c;
-  function [63:0] \20145 ;
-    input [63:0] a;
-    input [191:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \20145  = b[63:0];
-      3'b?1?:
-        \20145  = b[127:64];
-      3'b1??:
-        \20145  = b[191:128];
-      default:
-        \20145  = a;
-    endcase
-  endfunction
-  assign _13_ = \20145 (64'h0000000000000000, { r[272:177], r[208:177], r[208:145] }, { _12_, _11_, _10_ });
-  function [0:0] \20147 ;
-    input [0:0] a;
-    input [2:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \20147  = b[0:0];
-      3'b?1?:
-        \20147  = b[1:1];
-      3'b1??:
-        \20147  = b[2:2];
-      default:
-        \20147  = a;
-    endcase
-  endfunction
-  assign _14_ = \20147 (1'h0, { 2'h0, _09_ }, { _12_, _11_, _10_ });
-  assign _15_ = r[138] ? 1'h1 : 1'h0;
-  assign m_out = { _14_, _13_, _15_ };
-endmodule
-
-module plru_1(clk, rst, acc, acc_en, lru);
-  wire _0_;
-  wire _1_;
-  wire _2_;
-  wire [1:0] _3_;
-  wire [1:0] _4_;
-  wire _5_;
-  wire _6_;
-  wire _7_;
-  wire _8_;
-  input acc;
-  input acc_en;
-  input clk;
-  output lru;
-  input rst;
-  reg [1:0] tree;
-  assign _0_ = 1'h1 - 1'h0;
-  assign _1_ = 1'h1 - 1'h0;
-  assign _2_ = ~ acc;
-  assign _3_ = acc_en ? { _8_, _7_ } : tree;
-  assign _4_ = rst ? 2'h0 : _3_;
-  always @(posedge clk)
-    tree <= _4_;
-  assign _5_ = _0_ ? tree[1] : tree[0];
-  assign _6_ = ~ _1_;
-  assign _7_ = _6_ ? _2_ : tree[0];
-  assign _8_ = _1_ ? _2_ : tree[1];
-  assign lru = _5_;
-endmodule
-
-module register_file_5ba93c9db0cff93f52b521d7420e43f6eda2784f(clk, d_in, w_in, dbg_gpr_req, dbg_gpr_addr, sim_dump, d_out, dbg_gpr_ack, dbg_gpr_data, sim_dump_done);
-  wire _00_;
-  wire _01_;
-  wire _02_;
-  reg _03_ = 1'h1;
-  wire _04_;
-  wire _05_;
-  wire _06_;
-  wire _07_;
-  wire [5:0] _08_;
-  wire _09_;
-  wire [63:0] _10_;
-  wire _11_;
-  wire [63:0] _12_;
-  wire _13_;
-  wire [63:0] _14_;
-  wire [191:0] _15_;
-  wire _16_;
-  wire _17_;
-  wire _18_;
-  wire _19_;
-  wire _20_;
-  wire _21_;
-  wire [63:0] _22_;
-  wire [4095:0] _23_;
-  wire [63:0] _24_;
-  wire [4095:0] _25_;
-  wire [4095:0] _26_;
-  wire [63:0] _27_;
-  input clk;
-  input [19:0] d_in;
-  output [191:0] d_out;
-  reg dbg_ack;
-  reg [63:0] dbg_data;
-  output dbg_gpr_ack;
-  input [5:0] dbg_gpr_addr;
-  output [63:0] dbg_gpr_data;
-  input dbg_gpr_req;
-  wire [63:0] rd_port_b;
-  input sim_dump;
-  output sim_dump_done;
-  input [70:0] w_in;
-  reg [63:0] \$mem$\4359  [63:0];
-  assign _00_ = ~ _02_;
-  assign _01_ = _00_ | 1'h1;
-  assign _02_ = w_in[70] ? 1'h1 : 1'h0;
-  always @(posedge clk)
-    _03_ <= _01_;
-  assign _04_ = ~ d_in[7];
-  assign _05_ = _04_ & dbg_gpr_req;
-  assign _06_ = ~ dbg_ack;
-  assign _07_ = _05_ & _06_;
-  assign _08_ = _07_ ? dbg_gpr_addr : d_in[13:8];
-  assign _09_ = d_in[6:1] == w_in[5:0];
-  assign _10_ = _09_ ? w_in[69:6] : _27_;
-  assign _11_ = d_in[13:8] == w_in[5:0];
-  assign _12_ = _11_ ? w_in[69:6] : rd_port_b;
-  assign _13_ = { 1'h0, d_in[19:15] } == w_in[5:0];
-  assign _14_ = _13_ ? w_in[69:6] : _24_;
-  assign _15_ = w_in[70] ? { _14_, _12_, _10_ } : { _24_, rd_port_b, _27_ };
-  assign _16_ = ~ d_in[7];
-  assign _17_ = ~ dbg_ack;
-  assign _18_ = _16_ & _17_;
-  assign _19_ = _18_ ? 1'h1 : dbg_ack;
-  assign _20_ = dbg_gpr_req & _18_;
-  assign _21_ = dbg_gpr_req ? _19_ : 1'h0;
-  assign _22_ = _20_ ? rd_port_b : dbg_data;
-  always @(posedge clk)
-    dbg_data <= _22_;
-  always @(posedge clk)
-    dbg_ack <= _21_;
-  reg [63:0] \4359  [63:0];
-  initial begin
-    \4359 [0] = 64'h0000000000000000;
-    \4359 [1] = 64'h0000000000000000;
-    \4359 [2] = 64'h0000000000000000;
-    \4359 [3] = 64'h0000000000000000;
-    \4359 [4] = 64'h0000000000000000;
-    \4359 [5] = 64'h0000000000000000;
-    \4359 [6] = 64'h0000000000000000;
-    \4359 [7] = 64'h0000000000000000;
-    \4359 [8] = 64'h0000000000000000;
-    \4359 [9] = 64'h0000000000000000;
-    \4359 [10] = 64'h0000000000000000;
-    \4359 [11] = 64'h0000000000000000;
-    \4359 [12] = 64'h0000000000000000;
-    \4359 [13] = 64'h0000000000000000;
-    \4359 [14] = 64'h0000000000000000;
-    \4359 [15] = 64'h0000000000000000;
-    \4359 [16] = 64'h0000000000000000;
-    \4359 [17] = 64'h0000000000000000;
-    \4359 [18] = 64'h0000000000000000;
-    \4359 [19] = 64'h0000000000000000;
-    \4359 [20] = 64'h0000000000000000;
-    \4359 [21] = 64'h0000000000000000;
-    \4359 [22] = 64'h0000000000000000;
-    \4359 [23] = 64'h0000000000000000;
-    \4359 [24] = 64'h0000000000000000;
-    \4359 [25] = 64'h0000000000000000;
-    \4359 [26] = 64'h0000000000000000;
-    \4359 [27] = 64'h0000000000000000;
-    \4359 [28] = 64'h0000000000000000;
-    \4359 [29] = 64'h0000000000000000;
-    \4359 [30] = 64'h0000000000000000;
-    \4359 [31] = 64'h0000000000000000;
-    \4359 [32] = 64'h0000000000000000;
-    \4359 [33] = 64'h0000000000000000;
-    \4359 [34] = 64'h0000000000000000;
-    \4359 [35] = 64'h0000000000000000;
-    \4359 [36] = 64'h0000000000000000;
-    \4359 [37] = 64'h0000000000000000;
-    \4359 [38] = 64'h0000000000000000;
-    \4359 [39] = 64'h0000000000000000;
-    \4359 [40] = 64'h0000000000000000;
-    \4359 [41] = 64'h0000000000000000;
-    \4359 [42] = 64'h0000000000000000;
-    \4359 [43] = 64'h0000000000000000;
-    \4359 [44] = 64'h0000000000000000;
-    \4359 [45] = 64'h0000000000000000;
-    \4359 [46] = 64'h0000000000000000;
-    \4359 [47] = 64'h0000000000000000;
-    \4359 [48] = 64'h0000000000000000;
-    \4359 [49] = 64'h0000000000000000;
-    \4359 [50] = 64'h0000000000000000;
-    \4359 [51] = 64'h0000000000000000;
-    \4359 [52] = 64'h0000000000000000;
-    \4359 [53] = 64'h0000000000000000;
-    \4359 [54] = 64'h0000000000000000;
-    \4359 [55] = 64'h0000000000000000;
-    \4359 [56] = 64'h0000000000000000;
-    \4359 [57] = 64'h0000000000000000;
-    \4359 [58] = 64'h0000000000000000;
-    \4359 [59] = 64'h0000000000000000;
-    \4359 [60] = 64'h0000000000000000;
-    \4359 [61] = 64'h0000000000000000;
-    \4359 [62] = 64'h0000000000000000;
-    \4359 [63] = 64'h0000000000000000;
-  end
-  always @(posedge clk) begin
-    if (w_in[70]) \4359 [w_in[5:0]] <= w_in[69:6];
-  end
-  assign _24_ = \4359 [{ 1'h0, d_in[19:15] }];
-  assign rd_port_b = \4359 [_08_];
-  assign _27_ = \4359 [d_in[6:1]];
-  assign d_out = _15_;
-  assign dbg_gpr_ack = dbg_ack;
-  assign dbg_gpr_data = dbg_data;
-  assign sim_dump_done = 1'h0;
-endmodule
-
-module rotator(rs, ra, shift, insn, is_32bit, right_shift, arith, clear_left, clear_right, sign_ext_rs, result, carry_out);
-  wire [31:0] _000_;
-  wire [31:0] _001_;
-  wire [5:0] _002_;
-  wire _003_;
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-  input arith;
-  output carry_out;
-  input clear_left;
-  input clear_right;
-  input [31:0] insn;
-  input is_32bit;
-  wire [6:0] mb;
-  wire [6:0] me;
-  wire [63:0] ml;
-  wire [1:0] output_mode;
-  input [63:0] ra;
-  output [63:0] result;
-  input right_shift;
-  wire [63:0] rot;
-  wire [63:0] rot1;
-  wire [63:0] rot2;
-  wire [5:0] rot_count;
-  input [63:0] rs;
-  input [6:0] shift;
-  input sign_ext_rs;
-  assign _000_ = sign_ext_rs ? { rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31] } : rs[63:32];
-  assign _001_ = is_32bit ? rs[31:0] : _000_;
-  assign _002_ = - $signed(shift[5:0]);
-  assign rot_count = right_shift ? _002_ : shift[5:0];
-  assign _003_ = rot_count[1:0] == 2'h0;
-  assign _004_ = rot_count[1:0] == 2'h1;
-  assign _005_ = rot_count[1:0] == 2'h2;
-  function [63:0] \18205 ;
-    input [63:0] a;
-    input [191:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \18205  = b[63:0];
-      3'b?1?:
-        \18205  = b[127:64];
-      3'b1??:
-        \18205  = b[191:128];
-      default:
-        \18205  = a;
-    endcase
-  endfunction
-  assign rot1 = \18205 ({ _001_[28:0], rs[31:0], _001_[31:29] }, { _001_[29:0], rs[31:0], _001_[31:30], _001_[30:0], rs[31:0], _001_[31], _001_, rs[31:0] }, { _005_, _004_, _003_ });
-  assign _006_ = rot_count[3:2] == 2'h0;
-  assign _007_ = rot_count[3:2] == 2'h1;
-  assign _008_ = rot_count[3:2] == 2'h2;
-  function [63:0] \18223 ;
-    input [63:0] a;
-    input [191:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \18223  = b[63:0];
-      3'b?1?:
-        \18223  = b[127:64];
-      3'b1??:
-        \18223  = b[191:128];
-      default:
-        \18223  = a;
-    endcase
-  endfunction
-  assign rot2 = \18223 ({ rot1[51:0], rot1[63:52] }, { rot1[55:0], rot1[63:56], rot1[59:0], rot1[63:60], rot1 }, { _008_, _007_, _006_ });
-  assign _009_ = rot_count[5:4] == 2'h0;
-  assign _010_ = rot_count[5:4] == 2'h1;
-  assign _011_ = rot_count[5:4] == 2'h2;
-  function [63:0] \18241 ;
-    input [63:0] a;
-    input [191:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \18241  = b[63:0];
-      3'b?1?:
-        \18241  = b[127:64];
-      3'b1??:
-        \18241  = b[191:128];
-      default:
-        \18241  = a;
-    endcase
-  endfunction
-  assign rot = \18241 ({ rot2[15:0], rot2[63:16] }, { rot2[31:0], rot2[63:32], rot2[47:0], rot2[63:48], rot2 }, { _011_, _010_, _009_ });
-  assign _012_ = ~ is_32bit;
-  assign _013_ = shift[6] & _012_;
-  assign _014_ = is_32bit ? { 2'h1, insn[10:6] } : { 1'h0, insn[5], insn[10:6] };
-  assign _015_ = ~ shift[5];
-  assign _016_ = is_32bit ? { shift[5], _015_, shift[4:0] } : { _013_, shift[5:0] };
-  assign _017_ = right_shift ? _016_ : { 1'h0, is_32bit, 5'h00 };
-  assign mb = clear_left ? _014_ : _017_;
-  assign _018_ = clear_right & is_32bit;
-  assign _019_ = ~ clear_left;
-  assign _020_ = clear_right & _019_;
-  assign _021_ = ~ shift[5:0];
-  assign _022_ = _020_ ? { 1'h0, insn[5], insn[10:6] } : { _013_, _021_ };
-  assign me = _018_ ? { 2'h1, insn[5:1] } : _022_;
-  assign _023_ = $signed(32'd0) >= $signed({ 25'h0000000, mb });
-  assign _024_ = _023_ ? 1'h1 : 1'h0;
-  assign _025_ = $signed(32'd1) >= $signed({ 25'h0000000, mb });
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-  assign _028_ = _027_ ? 1'h1 : 1'h0;
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-  assign _030_ = _029_ ? 1'h1 : 1'h0;
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-  assign _032_ = _031_ ? 1'h1 : 1'h0;
-  assign _033_ = $signed(32'd5) >= $signed({ 25'h0000000, mb });
-  assign _034_ = _033_ ? 1'h1 : 1'h0;
-  assign _035_ = $signed(32'd6) >= $signed({ 25'h0000000, mb });
-  assign _036_ = _035_ ? 1'h1 : 1'h0;
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-  assign _038_ = _037_ ? 1'h1 : 1'h0;
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-  assign _040_ = _039_ ? 1'h1 : 1'h0;
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-  assign _042_ = _041_ ? 1'h1 : 1'h0;
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-  assign _048_ = _047_ ? 1'h1 : 1'h0;
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-  assign _057_ = $signed(32'd17) >= $signed({ 25'h0000000, mb });
-  assign _058_ = _057_ ? 1'h1 : 1'h0;
-  assign _059_ = $signed(32'd18) >= $signed({ 25'h0000000, mb });
-  assign _060_ = _059_ ? 1'h1 : 1'h0;
-  assign _061_ = $signed(32'd19) >= $signed({ 25'h0000000, mb });
-  assign _062_ = _061_ ? 1'h1 : 1'h0;
-  assign _063_ = $signed(32'd20) >= $signed({ 25'h0000000, mb });
-  assign _064_ = _063_ ? 1'h1 : 1'h0;
-  assign _065_ = $signed(32'd21) >= $signed({ 25'h0000000, mb });
-  assign _066_ = _065_ ? 1'h1 : 1'h0;
-  assign _067_ = $signed(32'd22) >= $signed({ 25'h0000000, mb });
-  assign _068_ = _067_ ? 1'h1 : 1'h0;
-  assign _069_ = $signed(32'd23) >= $signed({ 25'h0000000, mb });
-  assign _070_ = _069_ ? 1'h1 : 1'h0;
-  assign _071_ = $signed(32'd24) >= $signed({ 25'h0000000, mb });
-  assign _072_ = _071_ ? 1'h1 : 1'h0;
-  assign _073_ = $signed(32'd25) >= $signed({ 25'h0000000, mb });
-  assign _074_ = _073_ ? 1'h1 : 1'h0;
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-  assign _080_ = _079_ ? 1'h1 : 1'h0;
-  assign _081_ = $signed(32'd29) >= $signed({ 25'h0000000, mb });
-  assign _082_ = _081_ ? 1'h1 : 1'h0;
-  assign _083_ = $signed(32'd30) >= $signed({ 25'h0000000, mb });
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-  assign _100_ = _099_ ? 1'h1 : 1'h0;
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-  assign _299_ = _295_ | _298_;
-  assign _300_ = output_mode == 2'h1;
-  assign _301_ = rot & { _024_, _026_, _028_, _030_, _032_, _034_, _036_, _038_, _040_, _042_, _044_, _046_, _048_, _050_, _052_, _054_, _056_, _058_, _060_, _062_, _064_, _066_, _068_, _070_, _072_, _074_, _076_, _078_, _080_, _082_, _084_, _086_, _088_, _090_, _092_, _094_, _096_, _098_, _100_, _102_, _104_, _106_, _108_, _110_, _112_, _114_, _116_, _118_, _120_, _122_, _124_, _126_, _128_, _130_, _132_, _134_, _136_, _138_, _140_, _142_, _144_, _146_, _148_, _150_ };
-  assign _302_ = output_mode == 2'h2;
-  assign _303_ = ~ { _024_, _026_, _028_, _030_, _032_, _034_, _036_, _038_, _040_, _042_, _044_, _046_, _048_, _050_, _052_, _054_, _056_, _058_, _060_, _062_, _064_, _066_, _068_, _070_, _072_, _074_, _076_, _078_, _080_, _082_, _084_, _086_, _088_, _090_, _092_, _094_, _096_, _098_, _100_, _102_, _104_, _106_, _108_, _110_, _112_, _114_, _116_, _118_, _120_, _122_, _124_, _126_, _128_, _130_, _132_, _134_, _136_, _138_, _140_, _142_, _144_, _146_, _148_, _150_ };
-  assign _304_ = rot | _303_;
-  function [63:0] \19303 ;
-    input [63:0] a;
-    input [191:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \19303  = b[63:0];
-      3'b?1?:
-        \19303  = b[127:64];
-      3'b1??:
-        \19303  = b[191:128];
-      default:
-        \19303  = a;
-    endcase
-  endfunction
-  assign _305_ = \19303 (_304_, { _301_, _299_, _292_ }, { _302_, _300_, _293_ });
-  assign _306_ = output_mode == 2'h3;
-  assign _307_ = ~ ml;
-  assign _308_ = rs & _307_;
-  assign _309_ = | _308_;
-  assign _310_ = _306_ ? _309_ : 1'h0;
-  assign result = _305_;
-  assign carry_out = _310_;
-endmodule
-
-module writeback(clk, e_in, l_in, w_out, c_out, complete_out);
-  wire [31:0] _00_;
-  wire _01_;
-  wire _02_;
-  wire [31:0] _03_;
-  wire _04_;
-  wire _05_;
-  wire [31:0] _06_;
-  wire _07_;
-  wire _08_;
-  wire _09_;
-  wire [70:0] _10_;
-  wire [40:0] _11_;
-  wire [5:0] _12_;
-  wire [70:0] _13_;
-  wire [8:0] _14_;
-  wire [3:0] _15_;
-  wire _16_;
-  wire _17_;
-  wire _18_;
-  wire _19_;
-  wire _20_;
-  wire _21_;
-  wire [8:0] _22_;
-  wire [3:0] _23_;
-  wire [70:0] _24_;
-  wire [46:0] _25_;
-  output [46:0] c_out;
-  input clk;
-  output complete_out;
-  input [190:0] e_in;
-  input [77:0] l_in;
-  output [70:0] w_out;
-  assign _00_ = { 31'h00000000, e_in[0] } + { 31'h00000000, l_in[0] };
-  assign _01_ = $signed(_00_) <= $signed(32'd1);
-  assign _02_ = e_in[2] | e_in[120];
-  assign _03_ = { 31'h00000000, _02_ } + { 31'h00000000, l_in[1] };
-  assign _04_ = $signed(_03_) <= $signed(32'd1);
-  assign _05_ = e_in[2] & e_in[1];
-  assign _06_ = { 31'h00000000, e_in[73] } + { 31'h00000000, _05_ };
-  assign _07_ = $signed(_06_) <= $signed(32'd1);
-  assign _08_ = e_in[0] | l_in[0];
-  assign _09_ = _08_ ? 1'h1 : 1'h0;
-  assign _10_ = e_in[2] ? { 1'h1, e_in[72:3] } : 71'h000000000000000000;
-  assign _11_ = e_in[73] ? { e_in[113:74], 1'h1 } : 41'h00000000000;
-  assign _12_ = e_in[114] ? { e_in[119:115], 1'h1 } : 6'h00;
-  assign _13_ = l_in[1] ? { 1'h1, l_in[70:7], 1'h0, l_in[6:2] } : _10_;
-  assign _14_ = l_in[76] ? 9'h101 : _11_[8:0];
-  assign _15_ = l_in[76] ? { 2'h0, l_in[77], l_in[75] } : _11_[40:37];
-  assign _16_ = e_in[1] & e_in[2];
-  assign _17_ = | e_in[72:9];
-  assign _18_ = ~ _17_;
-  assign _19_ = ~ e_in[72];
-  assign _20_ = ~ _18_;
-  assign _21_ = _19_ & _20_;
-  assign _22_ = _16_ ? 9'h101 : _14_;
-  assign _23_ = _16_ ? { e_in[72], _21_, _18_, e_in[119] } : _15_;
-  assign _24_ = e_in[120] ? { 1'h1, e_in[190:121] } : _13_;
-  assign _25_ = e_in[120] ? 47'h000000000000 : { _12_, _23_, _11_[36:9], _22_ };
-  assign w_out = _24_;
-  assign c_out = _25_;
-  assign complete_out = _09_;
-endmodule
-
-module zero_counter(clk, rs, count_right, is_32bit, result);
-  wire _00_;
-  wire _01_;
-  wire _02_;
-  wire _03_;
-  wire _04_;
-  wire _05_;
-  wire [1:0] _06_;
-  wire [1:0] _07_;
-  wire [1:0] _08_;
-  wire [1:0] _09_;
-  wire [1:0] _10_;
-  wire [1:0] _11_;
-  wire [1:0] _12_;
-  wire _13_;
-  wire _14_;
-  wire _15_;
-  wire [1:0] _16_;
-  wire _17_;
-  wire _18_;
-  wire _19_;
-  wire [15:0] _20_;
-  wire _21_;
-  wire _22_;
-  wire _23_;
-  wire _24_;
-  wire _25_;
-  wire [1:0] _26_;
-  wire [1:0] _27_;
-  wire [1:0] _28_;
-  wire [1:0] _29_;
-  wire [1:0] _30_;
-  wire [1:0] _31_;
-  wire [1:0] _32_;
-  wire _33_;
-  wire _34_;
-  wire _35_;
-  wire [3:0] _36_;
-  wire _37_;
-  wire [1:0] _38_;
-  wire [1:0] _39_;
-  wire [1:0] _40_;
-  wire [1:0] _41_;
-  wire [1:0] _42_;
-  wire [1:0] _43_;
-  wire [1:0] _44_;
-  wire _45_;
-  wire _46_;
-  wire _47_;
-  wire _48_;
-  wire _49_;
-  wire _50_;
-  wire [4:0] _51_;
-  wire [63:0] _52_;
-  wire [63:0] _53_;
-  input clk;
-  input count_right;
-  input is_32bit;
-  reg [19:0] r;
-  output [63:0] result;
-  input [63:0] rs;
-  always @(posedge clk)
-    r <= { count_right, is_32bit, _16_, _20_ };
-  assign _00_ = | rs[15:0];
-  assign _01_ = | rs[31:16];
-  assign _02_ = | rs[47:32];
-  assign _03_ = | rs[63:48];
-  assign _04_ = ~ is_32bit;
-  assign _05_ = ~ count_right;
-  assign _06_ = _01_ ? 2'h1 : 2'h0;
-  assign _07_ = _02_ ? 2'h2 : _06_;
-  assign _08_ = _03_ ? 2'h3 : _07_;
-  assign _09_ = _02_ ? 2'h2 : 2'h3;
-  assign _10_ = _01_ ? 2'h1 : _09_;
-  assign _11_ = _00_ ? 2'h0 : _10_;
-  assign _12_ = _05_ ? _08_ : _11_;
-  assign _13_ = ~ count_right;
-  assign _14_ = ~ _00_;
-  assign _15_ = _13_ ? _01_ : _14_;
-  assign _16_ = _04_ ? _12_ : { 1'h0, _15_ };
-  assign _17_ = _16_ == 2'h0;
-  assign _18_ = _16_ == 2'h1;
-  assign _19_ = _16_ == 2'h2;
-  function [15:0] \19932 ;
-    input [15:0] a;
-    input [47:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \19932  = b[15:0];
-      3'b?1?:
-        \19932  = b[31:16];
-      3'b1??:
-        \19932  = b[47:32];
-      default:
-        \19932  = a;
-    endcase
-  endfunction
-  assign _20_ = \19932 (rs[63:48], rs[47:0], { _19_, _18_, _17_ });
-  assign _21_ = | r[3:0];
-  assign _22_ = | r[7:4];
-  assign _23_ = | r[11:8];
-  assign _24_ = | r[15:12];
-  assign _25_ = ~ r[19];
-  assign _26_ = _22_ ? 2'h1 : 2'h0;
-  assign _27_ = _23_ ? 2'h2 : _26_;
-  assign _28_ = _24_ ? 2'h3 : _27_;
-  assign _29_ = _23_ ? 2'h2 : 2'h3;
-  assign _30_ = _22_ ? 2'h1 : _29_;
-  assign _31_ = _21_ ? 2'h0 : _30_;
-  assign _32_ = _25_ ? _28_ : _31_;
-  assign _33_ = _32_ == 2'h0;
-  assign _34_ = _32_ == 2'h1;
-  assign _35_ = _32_ == 2'h2;
-  function [3:0] \19991 ;
-    input [3:0] a;
-    input [11:0] b;
-    input [2:0] s;
-    (* parallel_case *)
-    casez (s)
-      3'b??1:
-        \19991  = b[3:0];
-      3'b?1?:
-        \19991  = b[7:4];
-      3'b1??:
-        \19991  = b[11:8];
-      default:
-        \19991  = a;
-    endcase
-  endfunction
-  assign _36_ = \19991 (r[15:12], r[11:0], { _35_, _34_, _33_ });
-  assign _37_ = ~ r[19];
-  assign _38_ = _36_[1] ? 2'h1 : 2'h0;
-  assign _39_ = _36_[2] ? 2'h2 : _38_;
-  assign _40_ = _36_[3] ? 2'h3 : _39_;
-  assign _41_ = _36_[2] ? 2'h2 : 2'h3;
-  assign _42_ = _36_[1] ? 2'h1 : _41_;
-  assign _43_ = _36_[0] ? 2'h0 : _42_;
-  assign _44_ = _37_ ? _40_ : _43_;
-  assign _45_ = _36_ == 4'h0;
-  assign _46_ = ~ r[18];
-  assign _47_ = ~ r[19];
-  assign _48_ = ~ r[17];
-  assign _49_ = ~ r[18];
-  assign _50_ = _48_ & _49_;
-  assign _51_ = ~ { r[16], _32_, _44_ };
-  assign _52_ = _47_ ? { 58'h000000000000000, _50_, _51_ } : { 58'h000000000000000, r[17:16], _32_, _44_ };
-  assign _53_ = _45_ ? { 57'h000000000000000, _46_, r[18], 5'h00 } : _52_;
-  assign result = _53_;
-endmodule
diff --git a/src/soc/litex/florent/microwatt/system.h b/src/soc/litex/florent/microwatt/system.h
deleted file mode 100644 (file)
index 941dc56..0000000
+++ /dev/null
@@ -1,18 +0,0 @@
-#ifndef __SYSTEM_H
-#define __SYSTEM_H
-
-#ifdef __cplusplus
-extern "C" {
-#endif
-
-__attribute__((unused)) static void flush_cpu_icache(void){}; /* FIXME: do something useful here! */
-__attribute__((unused)) static void flush_cpu_dcache(void){}; /* FIXME: do something useful here! */
-void flush_l2_cache(void);
-
-void busy_wait(unsigned int ms);
-
-#ifdef __cplusplus
-}
-#endif
-
-#endif /* __SYSTEM_H */
diff --git a/src/soc/litex/florent/openocd.cfg b/src/soc/litex/florent/openocd.cfg
deleted file mode 100644 (file)
index a3c7084..0000000
+++ /dev/null
@@ -1,15 +0,0 @@
-
-interface remote_bitbang
-remote_bitbang_port 44853
-remote_bitbang_host localhost
-
-# this should be irlen=4
-jtag newtap libresoc tap -irlen 4 -irmask 0xf -ircapture 0xf -expected-id 0x000018ff
-
-#set _TARGETNAME libresoc.tap
-#target create $_TARGETNAME.0 ppc64 -chain-position $_TARGETNAME -rtos hwthread
-
-# Configure work area in on-chip SRAM
-#$_TARGETNAME.0 configure -work-area-phys 0x80000000 \
-#               -work-area-size 1000 -work-area-backup 0
-
diff --git a/src/soc/litex/florent/sim.py b/src/soc/litex/florent/sim.py
deleted file mode 100755 (executable)
index d3687aa..0000000
+++ /dev/null
@@ -1,476 +0,0 @@
-#!/usr/bin/env python3
-
-import os
-import argparse
-
-from migen import (Signal, FSM, If, Display, Finish, NextValue, NextState)
-
-from litex.build.generic_platform import Pins, Subsignal
-from litex.build.sim import SimPlatform
-from litex.build.io import CRG
-from litex.build.sim.config import SimConfig
-
-from litex.soc.integration.soc import SoCRegion
-from litex.soc.integration.soc_core import SoCCore
-from litex.soc.integration.soc_sdram import SoCSDRAM
-from litex.soc.integration.builder import Builder
-from litex.soc.integration.common import get_mem_data
-
-from litedram import modules as litedram_modules
-from litedram.phy.model import SDRAMPHYModel
-from litex.tools.litex_sim import sdram_module_nphases, get_sdram_phy_settings
-
-from litex.tools.litex_sim import Platform
-
-from libresoc import LibreSoC
-from microwatt import Microwatt
-
-# HACK!
-from litex.soc.integration.soc import SoCCSRHandler
-SoCCSRHandler.supported_address_width.append(12)
-
-# LibreSoCSim -----------------------------------------------------------------
-
-class LibreSoCSim(SoCSDRAM):
-    def __init__(self, cpu="libresoc", variant="standardjtag", debug=False,
-            with_sdram=True,
-            sdram_module          = "AS4C16M16",
-            #sdram_data_width      = 16,
-            #sdram_module          = "MT48LC16M16",
-            sdram_data_width      = 16,
-            irq_reserved_irqs = {'uart': 0},
-            ):
-        assert cpu in ["libresoc", "microwatt"]
-        platform     = Platform()
-        sys_clk_freq = int(100e6)
-
-        #ram_fname = "/home/lkcl/src/libresoc/microwatt/" \
-        #            "hello_world/hello_world.bin"
-        #ram_fname = "/home/lkcl/src/libresoc/microwatt/" \
-        #            "tests/1.bin"
-        #ram_fname = "/tmp/test.bin"
-        #ram_fname = "/home/lkcl/src/libresoc/microwatt/" \
-        #            "micropython/firmware.bin"
-        #ram_fname = "/home/lkcl/src/libresoc/microwatt/" \
-        #            "tests/xics/xics.bin"
-        #ram_fname = "/home/lkcl/src/libresoc/microwatt/" \
-        #            "tests/decrementer/decrementer.bin"
-        #ram_fname = "/home/lkcl/src/libresoc/microwatt/" \
-        #            "hello_world/hello_world.bin"
-        ram_fname = None
-
-        # reserve XICS ICP and XICS memory addresses.
-        self.mem_map['icp'] = 0xc0004000
-        self.mem_map['ics'] = 0xc0005000
-        self.mem_map['gpio'] = 0xc0007000
-        #self.csr_map["icp"] = 8  #  8 x 0x800 == 0x4000
-        #self.csr_map["ics"] = 10 # 10 x 0x800 == 0x5000
-
-        ram_init = []
-        if ram_fname:
-            #ram_init = get_mem_data({
-            #    ram_fname:       "0x00000000",
-            #    }, "little")
-            ram_init = get_mem_data(ram_fname, "little")
-
-            # remap the main RAM to reset-start-address
-            self.mem_map["main_ram"] = 0x00000000
-
-            # without sram nothing works, therefore move it to higher up
-            self.mem_map["sram"] = 0x90000000
-
-            # put UART at 0xc000200 (w00t!  this works!)
-            self.csr_map["uart"] = 4
-
-
-        # SoCCore -------------------------------------------------------------
-        SoCSDRAM.__init__(self, platform, clk_freq=sys_clk_freq,
-            cpu_type                 = "microwatt",
-            cpu_cls                  = LibreSoC   if cpu == "libresoc" \
-                                       else Microwatt,
-            #bus_data_width           = 64,
-            csr_address_width        = 12, # limit to 0x4000
-            cpu_variant              = variant,
-            csr_data_width            = 8,
-            l2_size             = 0,
-            uart_name                = "sim",
-            with_sdram               = with_sdram,
-            sdram_module          = sdram_module,
-            sdram_data_width      = sdram_data_width,
-            integrated_rom_size      = 0 if ram_fname else 0x10000,
-            integrated_sram_size     = 0x40000,
-            #integrated_main_ram_init  = ram_init,
-            integrated_main_ram_size = 0x00000000 if with_sdram \
-                                        else 0x10000000 , # 256MB
-            )
-        self.platform.name = "sim"
-
-        if cpu == "libresoc":
-            # XICS interrupt devices
-            icp_addr = self.mem_map['icp']
-            icp_wb = self.cpu.xics_icp
-            icp_region = SoCRegion(origin=icp_addr, size=0x20, cached=False)
-            self.bus.add_slave(name='icp', slave=icp_wb, region=icp_region)
-
-            ics_addr = self.mem_map['ics']
-            ics_wb = self.cpu.xics_ics
-            ics_region = SoCRegion(origin=ics_addr, size=0x1000, cached=False)
-            self.bus.add_slave(name='ics', slave=ics_wb, region=ics_region)
-
-        if "gpio" in variant:
-            # Simple GPIO peripheral
-            gpio_addr = self.mem_map['gpio']
-            gpio_wb = self.cpu.simple_gpio
-            gpio_region = SoCRegion(origin=gpio_addr, size=0x20, cached=False)
-            self.bus.add_slave(name='gpio', slave=gpio_wb, region=gpio_region)
-
-
-        # CRG -----------------------------------------------------------------
-        self.submodules.crg = CRG(platform.request("sys_clk"))
-
-        #ram_init = []
-
-        # SDRAM ----------------------------------------------------
-        if with_sdram:
-            sdram_clk_freq   = int(100e6) # FIXME: use 100MHz timings
-            sdram_module_cls = getattr(litedram_modules, sdram_module)
-            sdram_rate       = "1:{}".format(
-                    sdram_module_nphases[sdram_module_cls.memtype])
-            sdram_module     = sdram_module_cls(sdram_clk_freq, sdram_rate)
-            phy_settings     = get_sdram_phy_settings(
-                            memtype    = sdram_module.memtype,
-                            data_width = sdram_data_width,
-                            clk_freq   = sdram_clk_freq)
-            self.submodules.sdrphy = SDRAMPHYModel(sdram_module,
-                                                   phy_settings,
-                                                   init=ram_init
-                                                    )
-            self.register_sdram(
-                            self.sdrphy,
-                            sdram_module.geom_settings,
-                            sdram_module.timing_settings)
-            # FIXME: skip memtest to avoid corrupting memory
-            self.add_constant("MEMTEST_BUS_SIZE",  128//16)
-            self.add_constant("MEMTEST_DATA_SIZE", 128//16)
-            self.add_constant("MEMTEST_ADDR_SIZE", 128//16)
-            self.add_constant("MEMTEST_BUS_DEBUG", 1)
-            self.add_constant("MEMTEST_ADDR_DEBUG", 1)
-            self.add_constant("MEMTEST_DATA_DEBUG", 1)
-
-
-        # add JTAG platform pins
-        platform.add_extension([
-            ("jtag", 0,
-                Subsignal("tck",  Pins(1)),
-                Subsignal("tms", Pins(1)),
-                Subsignal("tdi", Pins(1)),
-                Subsignal("tdo", Pins(1)),
-            )
-        ])
-
-        jtagpads = platform.request("jtag")
-        self.comb += self.cpu.jtag_tck.eq(jtagpads.tck)
-        self.comb += self.cpu.jtag_tms.eq(jtagpads.tms)
-        self.comb += self.cpu.jtag_tdi.eq(jtagpads.tdi)
-        self.comb += jtagpads.tdo.eq(self.cpu.jtag_tdo)
-
-
-        # Debug ---------------------------------------------------------------
-        if not debug:
-            return
-
-        # setup running of DMI FSM
-        dmi_addr = Signal(4)
-        dmi_din = Signal(64)
-        dmi_dout = Signal(64)
-        dmi_wen = Signal(1)
-        dmi_req = Signal(1)
-
-        # debug log out
-        dbg_addr = Signal(4)
-        dbg_dout = Signal(64)
-        dbg_msg = Signal(1)
-
-        # capture pc from dmi
-        pc = Signal(64)
-        active_dbg = Signal()
-        active_dbg_cr = Signal()
-        active_dbg_xer = Signal()
-
-        # xer flags
-        xer_so = Signal()
-        xer_ca = Signal()
-        xer_ca32 = Signal()
-        xer_ov = Signal()
-        xer_ov32 = Signal()
-
-        # increment counter, Stop after 100000 cycles
-        uptime = Signal(64)
-        self.sync += uptime.eq(uptime + 1)
-        #self.sync += If(uptime == 1000000000000, Finish())
-
-        # DMI FSM counter and FSM itself
-        dmicount = Signal(10)
-        dmirunning = Signal(1)
-        dmi_monitor = Signal(1)
-        dmifsm = FSM()
-        self.submodules += dmifsm
-
-        # DMI FSM
-        dmifsm.act("START",
-            If(dmi_req & dmi_wen,
-                (self.cpu.dmi_addr.eq(dmi_addr),   # DMI Addr
-                 self.cpu.dmi_din.eq(dmi_din), # DMI in
-                 self.cpu.dmi_req.eq(1),    # DMI request
-                 self.cpu.dmi_wr.eq(1),    # DMI write
-                 If(self.cpu.dmi_ack,
-                    (NextState("IDLE"),
-                    )
-                 ),
-                ),
-            ),
-            If(dmi_req & ~dmi_wen,
-                (self.cpu.dmi_addr.eq(dmi_addr),   # DMI Addr
-                 self.cpu.dmi_req.eq(1),    # DMI request
-                 self.cpu.dmi_wr.eq(0),    # DMI read
-                 If(self.cpu.dmi_ack,
-                    # acknowledge received: capture data.
-                    (NextState("IDLE"),
-                     NextValue(dbg_addr, dmi_addr),
-                     NextValue(dbg_dout, self.cpu.dmi_dout),
-                     NextValue(dbg_msg, 1),
-                    ),
-                 ),
-                ),
-            )
-        )
-
-        # DMI response received: reset the dmi request and check if
-        # in "monitor" mode
-        dmifsm.act("IDLE",
-            If(dmi_monitor,
-                 NextState("FIRE_MONITOR"), # fire "monitor" on next cycle
-            ).Else(
-                 NextState("START"), # back to start on next cycle
-            ),
-            NextValue(dmi_req, 0),
-            NextValue(dmi_addr, 0),
-            NextValue(dmi_din, 0),
-            NextValue(dmi_wen, 0),
-        )
-
-        # "monitor" mode fires off a STAT request
-        dmifsm.act("FIRE_MONITOR",
-            (NextValue(dmi_req, 1),
-             NextValue(dmi_addr, 1), # DMI STAT address
-             NextValue(dmi_din, 0),
-             NextValue(dmi_wen, 0), # read STAT
-             NextState("START"), # back to start on next cycle
-            )
-        )
-
-        self.comb += xer_so.eq((dbg_dout & 1) == 1)
-        self.comb += xer_ca.eq((dbg_dout & 4) == 4)
-        self.comb += xer_ca32.eq((dbg_dout & 8) == 8)
-        self.comb += xer_ov.eq((dbg_dout & 16) == 16)
-        self.comb += xer_ov32.eq((dbg_dout & 32) == 32)
-
-        # debug messages out
-        self.sync += If(dbg_msg,
-            (If(active_dbg & (dbg_addr == 0b10), # PC
-                Display("pc : %016x", dbg_dout),
-             ),
-             If(dbg_addr == 0b10, # PC
-                 pc.eq(dbg_dout),     # capture PC
-             ),
-             #If(dbg_addr == 0b11, # MSR
-             #   Display("    msr: %016x", dbg_dout),
-             #),
-             If(dbg_addr == 0b1000, # CR
-                Display("    cr : %016x", dbg_dout),
-             ),
-             If(dbg_addr == 0b1001, # XER
-                Display("    xer: so %d ca %d 32 %d ov %d 32 %d",
-                            xer_so, xer_ca, xer_ca32, xer_ov, xer_ov32),
-             ),
-             If(dbg_addr == 0b101, # GPR
-                Display("    gpr: %016x", dbg_dout),
-             ),
-            # also check if this is a "stat"
-            If(dbg_addr == 1, # requested a STAT
-                #Display("    stat: %x", dbg_dout),
-                If(dbg_dout & 2, # bit 2 of STAT is "stopped" mode
-                     dmirunning.eq(1), # continue running
-                     dmi_monitor.eq(0), # and stop monitor mode
-                ),
-            ),
-             dbg_msg.eq(0)
-            )
-        )
-
-        # kick off a "stop"
-        self.sync += If(uptime == 0,
-            (dmi_addr.eq(0), # CTRL
-             dmi_din.eq(1<<0), # STOP
-             dmi_req.eq(1),
-             dmi_wen.eq(1),
-            )
-        )
-
-        self.sync += If(uptime == 4,
-             dmirunning.eq(1),
-        )
-
-        self.sync += If(dmirunning,
-             dmicount.eq(dmicount + 1),
-        )
-
-        # loop every 1<<N cycles
-        cyclewid = 9
-
-        # get the PC
-        self.sync += If(dmicount == 4,
-            (dmi_addr.eq(0b10), # NIA
-             dmi_req.eq(1),
-             dmi_wen.eq(0),
-            )
-        )
-
-        # kick off a "step"
-        self.sync += If(dmicount == 8,
-            (dmi_addr.eq(0), # CTRL
-             dmi_din.eq(1<<3), # STEP
-             dmi_req.eq(1),
-             dmi_wen.eq(1),
-             dmirunning.eq(0), # stop counter, need to fire "monitor"
-             dmi_monitor.eq(1), # start "monitor" instead
-            )
-        )
-
-        # limit range of pc for debug reporting
-        #self.comb += active_dbg.eq((0x378c <= pc) & (pc <= 0x38d8))
-        #self.comb += active_dbg.eq((0x0 < pc) & (pc < 0x58))
-        self.comb += active_dbg.eq(1)
-
-
-        # get the MSR
-        self.sync += If(active_dbg & (dmicount == 12),
-            (dmi_addr.eq(0b11), # MSR
-             dmi_req.eq(1),
-             dmi_wen.eq(0),
-            )
-        )
-
-        if cpu == "libresoc":
-            #self.comb += active_dbg_cr.eq((0x10300 <= pc) & (pc <= 0x12600))
-            self.comb += active_dbg_cr.eq(0)
-
-            # get the CR
-            self.sync += If(active_dbg_cr & (dmicount == 16),
-                (dmi_addr.eq(0b1000), # CR
-                 dmi_req.eq(1),
-                 dmi_wen.eq(0),
-                )
-            )
-
-            #self.comb += active_dbg_xer.eq((0x10300 <= pc) & (pc <= 0x1094c))
-            self.comb += active_dbg_xer.eq(active_dbg_cr)
-
-            # get the CR
-            self.sync += If(active_dbg_xer & (dmicount == 20),
-                (dmi_addr.eq(0b1001), # XER
-                 dmi_req.eq(1),
-                 dmi_wen.eq(0),
-                )
-            )
-
-        # read all 32 GPRs
-        for i in range(32):
-            self.sync += If(active_dbg & (dmicount == 24+(i*8)),
-                (dmi_addr.eq(0b100), # GSPR addr
-                 dmi_din.eq(i), # r1
-                 dmi_req.eq(1),
-                 dmi_wen.eq(1),
-                )
-            )
-
-            self.sync += If(active_dbg & (dmicount == 28+(i*8)),
-                (dmi_addr.eq(0b101), # GSPR data
-                 dmi_req.eq(1),
-                 dmi_wen.eq(0),
-                )
-            )
-
-        # monitor bbus read/write
-        self.sync += If(active_dbg & self.cpu.dbus.stb & self.cpu.dbus.ack,
-            Display("    [%06x] dadr: %8x, we %d s %01x w %016x r: %016x",
-                #uptime,
-                0,
-                self.cpu.dbus.adr,
-                self.cpu.dbus.we,
-                self.cpu.dbus.sel,
-                self.cpu.dbus.dat_w,
-                self.cpu.dbus.dat_r
-            )
-        )
-
-        return
-
-        # monitor ibus write
-        self.sync += If(active_dbg & self.cpu.ibus.stb & self.cpu.ibus.ack &
-                        self.cpu.ibus.we,
-            Display("    [%06x] iadr: %8x, s %01x w %016x",
-                #uptime,
-                0,
-                self.cpu.ibus.adr,
-                self.cpu.ibus.sel,
-                self.cpu.ibus.dat_w,
-            )
-        )
-        # monitor ibus read
-        self.sync += If(active_dbg & self.cpu.ibus.stb & self.cpu.ibus.ack &
-                        ~self.cpu.ibus.we,
-            Display("    [%06x] iadr: %8x, s %01x r %016x",
-                #uptime,
-                0,
-                self.cpu.ibus.adr,
-                self.cpu.ibus.sel,
-                self.cpu.ibus.dat_r
-            )
-        )
-
-# Build -----------------------------------------------------------------------
-
-def main():
-    parser = argparse.ArgumentParser(description="LiteX LibreSoC CPU Sim")
-    parser.add_argument("--cpu",          default="libresoc",
-                        help="CPU to use: libresoc (default) or microwatt")
-    parser.add_argument("--variant",      default="standardjtag",
-                        help="Specify variant with different features")
-    parser.add_argument("--debug",        action="store_true",
-                        help="Enable debug traces")
-    parser.add_argument("--trace",        action="store_true",
-                        help="Enable tracing")
-    parser.add_argument("--trace-start",  default=0,
-                        help="Cycle to start FST tracing")
-    parser.add_argument("--trace-end",    default=-1,
-                        help="Cycle to end FST tracing")
-    args = parser.parse_args()
-
-    sim_config = SimConfig(default_clk="sys_clk")
-    sim_config.add_module("serial2console", "serial")
-    sim_config.add_module("jtagremote", "jtag", args={'port': 44853})
-
-    for i in range(2):
-        soc = LibreSoCSim(cpu=args.cpu, debug=args.debug, variant=args.variant)
-        builder = Builder(soc,compile_gateware = i!=0)
-        builder.build(sim_config=sim_config,
-            run         = i!=0,
-            trace       = args.trace,
-            trace_start = int(args.trace_start),
-            trace_end   = int(args.trace_end),
-            trace_fst   = 0)
-        os.chdir("../")
-
-if __name__ == "__main__":
-    main()
diff --git a/src/soc/litex/florent/versa_ecp5.py b/src/soc/litex/florent/versa_ecp5.py
deleted file mode 100755 (executable)
index 487c96b..0000000
+++ /dev/null
@@ -1,143 +0,0 @@
-#!/usr/bin/env python3
-
-import os
-import argparse
-
-import litex_boards.targets.versa_ecp5 as versa_ecp5
-import litex_boards.targets.ulx3s as ulx3s
-
-from litex.soc.integration.soc_sdram import (soc_sdram_args,
-                                             soc_sdram_argdict)
-from litex.soc.integration.builder import (Builder, builder_args,
-                                           builder_argdict)
-
-from libresoc import LibreSoC
-#from microwatt import Microwatt
-
-# TestSoC
-# ----------------------------------------------------------------------------
-
-from litex.build.generic_platform import Subsignal, Pins, IOStandard
-
-class VersaECP5TestSoC(versa_ecp5.BaseSoC):
-    def __init__(self, sys_clk_freq=int(16e6), **kwargs):
-        kwargs["integrated_rom_size"] = 0x10000
-        #kwargs["integrated_main_ram_size"] = 0x1000
-        kwargs["csr_data_width"] = 32
-        kwargs["l2_size"] = 0
-        #bus_data_width = 16,
-
-        versa_ecp5.BaseSoC.__init__(self,
-            sys_clk_freq = sys_clk_freq,
-            cpu_type     = "external",
-            cpu_cls      = LibreSoC,
-            cpu_variant = "standardjtagnoirq",
-            #cpu_cls      = Microwatt,
-            device       = "LFE5UM",
-            **kwargs)
-
-        # (thanks to daveshah for this tip)
-        # use platform.add_extension to first define the pins
-        # https://github.com/daveshah1/linux-on-litex-vexriscv/commit/dc97bac3aeb04cfbf5116a6c7e324ce849391770#diff-2353956cb1116676bd6b96769c8ebf7b4b86c16c47511eb2888d0dd2a979e09eR117-R134
-
-        # define the pins, add as an extension, *then* request it
-        jtag_ios = [
-            ("jtag", 0,
-                Subsignal("tdi", Pins("B19"), IOStandard("LVCMOS33")),
-                Subsignal("tms", Pins("B12"), IOStandard("LVCMOS33")),
-                Subsignal("tck", Pins("B9"), IOStandard("LVCMOS33")),
-                Subsignal("tdo", Pins("E6"), IOStandard("LVCMOS33")),
-            )
-        ]
-        self.platform.add_extension(jtag_ios)
-        jtag = self.platform.request("jtag")
-
-        # wire the pins up to CPU JTAG
-        self.comb += self.cpu.jtag_tck.eq(jtag.tck)
-        self.comb += self.cpu.jtag_tms.eq(jtag.tms)
-        self.comb += self.cpu.jtag_tdi.eq(jtag.tdi)
-        self.comb += jtag.tdo.eq(self.cpu.jtag_tdo)
-
-
-        #self.add_constant("MEMTEST_BUS_SIZE",  256//16)
-        #self.add_constant("MEMTEST_DATA_SIZE", 256//16)
-        #self.add_constant("MEMTEST_ADDR_SIZE", 256//16)
-
-        #self.add_constant("MEMTEST_BUS_DEBUG", 1)
-        #self.add_constant("MEMTEST_ADDR_DEBUG", 1)
-        #self.add_constant("MEMTEST_DATA_DEBUG", 1)
-
-
-class ULX3S85FTestSoC(ulx3s.BaseSoC):
-    def __init__(self, sys_clk_freq=int(16e6), **kwargs):
-        kwargs["integrated_rom_size"] = 0x10000
-        #kwargs["integrated_main_ram_size"] = 0x1000
-        kwargs["csr_data_width"] = 32
-        kwargs["l2_size"] = 0
-        #bus_data_width = 16,
-
-        ulx3s.BaseSoC.__init__(self,
-            sys_clk_freq = sys_clk_freq,
-            cpu_type     = "external",
-            cpu_cls      = LibreSoC,
-            cpu_variant  = "standardjtag",
-            #cpu_cls      = Microwatt,
-            device       = "LFE5U-85F",
-            **kwargs)
-
-        # get 4 arbitrarily assinged logical pins, each gpio has
-        # 2 distinct physical single non-differential pins p and n
-        gpio0    = self.platform.request("gpio", 0)
-        gpio1    = self.platform.request("gpio", 1)
-
-        # assign p, n litex 'subsignals' of each gpio to jtag pins
-        jtag_tdi = gpio0.n
-        jtag_tms = gpio0.p
-        jtag_tck = gpio1.n
-        jtag_tdo = gpio1.p
-
-        # wire the pins up to CPU JTAG
-        self.comb += self.cpu.jtag_tdi.eq(jtag_tdi)
-        self.comb += self.cpu.jtag_tms.eq(jtag_tms)
-        self.comb += self.cpu.jtag_tdi.eq(jtag_tdi)
-        self.comb += jtag_tdo.eq(self.cpu.jtag_tdo)
-
-# Build
-# ----------------------------------------------------------------------------
-
-def main():
-    parser = argparse.ArgumentParser(description="LiteX SoC with LibreSoC " \
-                                     "CPU on Versa ECP5 or ULX3S LFE5U85F")
-    parser.add_argument("--build", action="store_true", help="Build bitstream")
-    parser.add_argument("--load", action="store_true", help="Load bitstream")
-    parser.add_argument("--sys-clk-freq",  default=int(16e6),
-                        help="System clock frequency (default=16MHz)")
-    parser.add_argument("--fpga", default="versa_ecp5", help="FPGA target " \
-                        "to build for/load to")
-
-    builder_args(parser)
-    soc_sdram_args(parser)
-    args = parser.parse_args()
-
-    if args.fpga == "versa_ecp5":
-        soc = VersaECP5TestSoC(sys_clk_freq=int(float(args.sys_clk_freq)),
-                               **soc_sdram_argdict(args))
-
-    elif args.fpga == "ulx3s85f":
-        soc = ULX3S85FTestSoC(sys_clk_freq=int(float(args.sys_clk_freq)),
-                              **soc_sdram_argdict(args))
-
-    else:
-        soc = VersaECP5TestSoC(sys_clk_freq=int(float(args.sys_clk_freq)),
-                               **soc_sdram_argdict(args))
-
-    builder = Builder(soc, **builder_argdict(args))
-    builder.build(run=args.build)
-
-    if args.load:
-        prog = soc.platform.create_programmer()
-        prog.load_bitstream(os.path.join(builder.gateware_dir,
-                                         soc.build_name + ".svf"))
-
-if __name__ == "__main__":
-    main()
diff --git a/src/soc/litex/florent_old/Makefile b/src/soc/litex/florent_old/Makefile
new file mode 100644 (file)
index 0000000..434bcda
--- /dev/null
@@ -0,0 +1,23 @@
+ls180:
+       ./ls180soc.py --build --platform=ls180
+       cp build/ls180/gateware/ls180.v .
+       cp build/ls180/gateware/mem.init .
+       cp build/ls180/gateware/mem_1.init .
+       cp build/ls180/gateware/mem_2.init .
+       cp build/ls180/gateware/mem_3.init .
+       cp build/ls180/gateware/mem_4.init .
+       cp libresoc/libresoc.v .
+       yosys -p 'read_verilog libresoc.v' \
+          -p 'write_ilang libresoc_cvt.il'
+       yosys -p 'read_verilog ls180.v' \
+             -p 'read_verilog SPBlock_512W64B8W.v' \
+          -p 'write_ilang ls180_cvt.il'
+       yosys -p 'read_ilang ls180_cvt.il' \
+          -p 'read_ilang libresoc_cvt.il' \
+          -p 'write_ilang ls180.il'
+
+versaecp5:
+        ./versa_ecp5.py --sys-clk-freq=55e6 --build
+
+versaecp5load:
+       ./versa_ecp5.py --sys-clk-freq=55e6 --load
diff --git a/src/soc/litex/florent_old/README.txt b/src/soc/litex/florent_old/README.txt
new file mode 100644 (file)
index 0000000..2cab663
--- /dev/null
@@ -0,0 +1,11 @@
+# sim openocd test
+
+create verilog file "python issuer_verilog libresoc.v"
+copy to libresoc/ directory
+terminal 1: ./sim.py
+terminal 2: openocd -f openocd.cfg -c init -c 'svf idcode_test2.svf'
+
+# ecp5 build
+
+./versa_ecp5.py --sys-clk-freq=55e6 --build
+./versa_ecp5.py --sys-clk-freq=55e6 --load
diff --git a/src/soc/litex/florent_old/SPBlock_512W64B8W.v b/src/soc/litex/florent_old/SPBlock_512W64B8W.v
new file mode 100644 (file)
index 0000000..ddab968
--- /dev/null
@@ -0,0 +1,7 @@
+(* blackbox = 1 *)
+module SPBlock_512W64B8W(input [8:0] a,
+                        input [63:0] d,
+                        output [63:0] q,
+                        input [7:0] we,
+                        input clk);
+endmodule // SPBlock_512W64B8W
diff --git a/src/soc/litex/florent_old/idcode_test.svf b/src/soc/litex/florent_old/idcode_test.svf
new file mode 100644 (file)
index 0000000..4c31a22
--- /dev/null
@@ -0,0 +1,27 @@
+// Created using Xilinx iMPACT Software [ISE WebPACK - 5.1i]
+TRST OFF;
+ENDIR IDLE;
+ENDDR IDLE;
+STATE RESET IDLE;
+TIR 0 ;
+HIR 0 ;
+TDR 0 ;
+HDR 0 ;
+// Validating chain...
+TIR 0 ;
+HIR 0 ;
+TDR 0 ;
+HDR 0 ;
+SIR 4 TDI (f) SMASK (f) ;
+TIR 0 ;
+HIR 5 TDI (1f) SMASK (1f) ;
+// don't set header to 1 extra bit
+//HDR 1 TDI (00) SMASK (01) ;
+TDR 0 ;
+//Loading device with 'idcode' instruction.
+SIR 4 TDI (1) SMASK (f) ;
+SDR 32 TDI (00000000) SMASK (ffffffff) TDO (000018ff) MASK (ffffffff) ;
+//Loading device with 'conld' instruction.
+//SIR 8 TDI (f0) ;
+RUNTEST 110000 TCK;
+
diff --git a/src/soc/litex/florent_old/idcode_test2.svf b/src/soc/litex/florent_old/idcode_test2.svf
new file mode 100644 (file)
index 0000000..e83d885
--- /dev/null
@@ -0,0 +1,28 @@
+STATE RESET IDLE;
+TIR 0 ;
+HIR 5 TDI (1f) SMASK (1f) ;
+//HDR 1 TDI (00) SMASK (01) ;
+TDR 0 ;
+//Loading device with 'idcode' instruction.
+SIR 4 TDI (1) SMASK (f) ;
+//SDR 32 TDI (00000000) SMASK (ffffffff) TDO (00000c7f) SMASK (ffffffff) ;
+SDR 32 TDI (00000000) SMASK (ffffffff) TDO (000018ff) MASK (ffffffff) ;
+
+// set to DMI "address"
+SIR 4 TDI (8) SMASK (f) ;
+// set DMI "PC" address (2)
+SDR 8 TDI (2) SMASK (ff) ;
+// set to DMI "data read"
+SIR 4 TDI (9) SMASK (f) ;
+// read 64 bit
+SDR 64 TDI (0000000000000000) SMASK (0000000000000000) TDO (00000000deadbeef) MASK (0000000000000000) ;
+
+// set to DMI "address"
+SIR 4 TDI (8) SMASK (f) ;
+// set DMI "CR" address (8)
+SDR 8 TDI (8) SMASK (ff) ;
+// set to DMI "data read"
+SIR 4 TDI (9) SMASK (f) ;
+// read 64 bit
+SDR 64 TDI (0000000000000000) SMASK (0000000000000000) TDO (00000000deadbeef) MASK (ffffffffffffffff) ;
+
diff --git a/src/soc/litex/florent_old/libresoc/__init__.py b/src/soc/litex/florent_old/libresoc/__init__.py
new file mode 100644 (file)
index 0000000..f53069a
--- /dev/null
@@ -0,0 +1 @@
+from libresoc.core import LibreSoC
\ No newline at end of file
diff --git a/src/soc/litex/florent_old/libresoc/boot-helper.S b/src/soc/litex/florent_old/libresoc/boot-helper.S
new file mode 100644 (file)
index 0000000..8dc226d
--- /dev/null
@@ -0,0 +1,4 @@
+.section    .text, "ax", @progbits
+.global     boot_helper
+boot_helper:
+       nop # FIXME
diff --git a/src/soc/litex/florent_old/libresoc/core.py b/src/soc/litex/florent_old/libresoc/core.py
new file mode 100644 (file)
index 0000000..aa178c3
--- /dev/null
@@ -0,0 +1,337 @@
+import os
+
+from migen import ClockSignal, ResetSignal, Signal, Instance, Cat
+
+from litex.soc.interconnect import wishbone as wb
+from litex.soc.cores.cpu import CPU
+
+from soc.config.pinouts import get_pinspecs
+from soc.debug.jtag import Pins
+from c4m.nmigen.jtag.tap import IOType
+
+from libresoc.ls180 import io
+from litex.build.generic_platform import ConstraintManager
+
+
+CPU_VARIANTS = ["standard", "standard32", "standardjtag",
+                "standardjtagtestgpio", "ls180",
+                "standardjtagnoirq"]
+
+
+def make_wb_bus(prefix, obj, simple=False):
+    res = {}
+    outpins = ['stb', 'cyc', 'we', 'adr', 'dat_w', 'sel']
+    if not simple:
+        outpins += ['cti', 'bte']
+    for o in outpins:
+        res['o_%s__%s' % (prefix, o)] = getattr(obj, o)
+    for i in ['ack', 'err', 'dat_r']:
+        res['i_%s__%s' % (prefix, i)] = getattr(obj, i)
+    return res
+
+def make_wb_slave(prefix, obj, simple=False):
+    res = {}
+    inpins = ['stb', 'cyc', 'we', 'adr', 'dat_w', 'sel']
+    if not simple:
+        inpins += ['cti', 'bte']
+    for i in inpins:
+        res['i_%s__%s' % (prefix, i)] = getattr(obj, i)
+    for o in ['ack', 'err', 'dat_r']:
+        res['o_%s__%s' % (prefix, o)] = getattr(obj, o)
+    return res
+
+def make_pad(res, dirn, name, suffix, cpup, iop):
+    cpud, iod = ('i', 'o') if dirn else ('o', 'i')
+    cname = '%s_%s__core__%s' % (cpud, name, suffix)
+    pname = '%s_%s__pad__%s' % (iod, name, suffix)
+    print ("make pad", name, dirn, cpud, iod, cname, pname, suffix, cpup, iop)
+    res[cname], res[pname] = cpup, iop
+
+def get_field(rec, name):
+    for f in rec.layout:
+        f = f[0]
+        if f.endswith(name):
+            return getattr(rec, f)
+
+
+def make_jtag_ioconn(res, pin, cpupads, iopads):
+    (fn, pin, iotype, pin_name, scan_idx) = pin
+    #serial_tx__core__o, serial_rx__pad__i,
+    # special-case sdram_clock
+    if pin == 'clock' and fn == 'sdr':
+        cpu = cpupads['sdram_clock']
+        io = iopads['sdram_clock']
+    else:
+        cpu = cpupads[fn]
+        io = iopads[fn]
+    print ("cpupads", cpupads)
+    print ("iopads", iopads)
+    print ("pin", fn, pin, iotype, pin_name)
+    print ("cpu fn", cpu)
+    print ("io fn", io)
+    name = "%s_%s" % (fn, pin)
+    print ("name", name)
+    sigs = []
+
+    if iotype in (IOType.In, IOType.Out):
+        ps = pin.split("_")
+        if pin == 'clock' and fn == 'sdr':
+            cpup = cpu
+            iop = io
+        elif len(ps) == 2 and ps[-1].isdigit():
+            pin, idx = ps
+            idx = int(idx)
+            print ("ps split", pin, idx)
+            cpup = getattr(cpu, pin)[idx]
+            iop = getattr(io, pin)[idx]
+        elif pin.isdigit():
+            idx = int(pin)
+            print ("digit", idx)
+            cpup = cpu[idx]
+            iop = io[idx]
+        else:
+            cpup = getattr(cpu, pin)
+            iop = getattr(io, pin)
+
+    if iotype == IOType.Out:
+        # output from the pad is routed through C4M JTAG and so
+        # is an *INPUT* into core.  ls180soc connects this to "real" peripheral
+        make_pad(res, True, name, "o", cpup, iop)
+
+    elif iotype == IOType.In:
+        # input to the pad is routed through C4M JTAG and so
+        # is an *OUTPUT* into core.  ls180soc connects this to "real" peripheral
+        make_pad(res, True, name, "i", cpup, iop)
+
+    elif iotype == IOType.InTriOut:
+        if fn == 'gpio': # sigh decode GPIO special-case
+            idx = int(pin[1:])
+            oe_idx = idx
+        elif fn == 'sdr': # sigh
+            idx = int(pin.split('_')[-1])
+            oe_idx = 0
+        else:
+            idx = 0
+            oe_idx = 0
+        print ("gpio tri", fn, pin, iotype, pin_name, scan_idx, idx)
+        cpup, iop = get_field(cpu, "i")[idx], get_field(io, "i")[idx]
+        make_pad(res, True, name, "i", cpup, iop)
+        cpup, iop = get_field(cpu, "o")[idx], get_field(io, "o")[idx]
+        make_pad(res, True, name, "o", cpup, iop)
+        cpup, iop = get_field(cpu, "oe")[oe_idx], get_field(io, "oe")[oe_idx]
+        make_pad(res, True, name, "oe", cpup, iop)
+
+    if iotype in (IOType.In, IOType.InTriOut):
+        sigs.append(("i", 1))
+    if iotype in (IOType.Out, IOType.TriOut, IOType.InTriOut):
+        sigs.append(("o", 1))
+    if iotype in (IOType.TriOut, IOType.InTriOut):
+        sigs.append(("oe", 1))
+
+
+class LibreSoC(CPU):
+    name                 = "libre_soc"
+    human_name           = "Libre-SoC"
+    variants             = CPU_VARIANTS
+    endianness           = "little"
+    gcc_triple           = ("powerpc64le-linux", "powerpc64le-linux-gnu")
+    linker_output_format = "elf64-powerpcle"
+    nop                  = "nop"
+    io_regions           = {0xc0000000: 0x10000000} # origin, length
+
+    @property
+    def mem_map(self):
+        return {"csr": 0xc0000000}
+
+    @property
+    def gcc_flags(self):
+        flags  = "-m64 "
+        flags += "-mabi=elfv2 "
+        flags += "-msoft-float "
+        flags += "-mno-string "
+        flags += "-mno-multiple "
+        flags += "-mno-vsx "
+        flags += "-mno-altivec "
+        flags += "-mlittle-endian "
+        flags += "-mstrict-align "
+        flags += "-fno-stack-protector "
+        flags += "-mcmodel=small "
+        flags += "-D__microwatt__ "
+        return flags
+
+    def __init__(self, platform, variant="standard"):
+        self.platform     = platform
+        self.variant      = variant
+        self.reset        = Signal()
+
+        irq_en = "noirq" not in variant
+
+        if irq_en:
+            self.interrupt    = Signal(16)
+
+        if variant == "standard32":
+            self.data_width           = 32
+            self.dbus = dbus = wb.Interface(data_width=32, adr_width=30)
+        else:
+            self.dbus = dbus = wb.Interface(data_width=64, adr_width=29)
+            self.data_width           = 64
+        self.ibus = ibus = wb.Interface(data_width=64, adr_width=29)
+
+        self.xics_icp = icp = wb.Interface(data_width=32, adr_width=30)
+        self.xics_ics = ics = wb.Interface(data_width=32, adr_width=30)
+
+        jtag_en = ('jtag' in variant) or variant == 'ls180'
+
+        if "testgpio" in variant:
+            self.simple_gpio = gpio = wb.Interface(data_width=32, adr_width=30)
+        if jtag_en:
+            self.jtag_wb = jtag_wb = wb.Interface(data_width=64, adr_width=29)
+
+        if "sram4k" in variant or variant == 'ls180':
+            self.srams = srams = []
+            for i in range(4):
+                srams.append(wb.Interface(data_width=64, adr_width=29))
+
+        self.periph_buses = [ibus, dbus]
+        self.memory_buses = []
+
+        if jtag_en:
+            self.periph_buses.append(jtag_wb)
+            self.jtag_tck = Signal(1)
+            self.jtag_tms = Signal(1)
+            self.jtag_tdi = Signal(1)
+            self.jtag_tdo = Signal(1)
+        else:
+            self.dmi_addr = Signal(4)
+            self.dmi_din = Signal(64)
+            self.dmi_dout = Signal(64)
+            self.dmi_wr = Signal(1)
+            self.dmi_ack = Signal(1)
+            self.dmi_req = Signal(1)
+
+        # # #
+
+        self.cpu_params = dict(
+            # Clock / Reset
+            i_clk              = ClockSignal(),
+            i_rst              = ResetSignal() | self.reset,
+
+            # Monitoring / Debugging
+            i_pc_i             = 0,
+            i_pc_i_ok          = 0,
+            i_core_bigendian_i = 0, # Signal(),
+            o_busy_o           = Signal(),   # not connected
+            o_memerr_o         = Signal(),   # not connected
+            o_pc_o             = Signal(64), # not connected
+        )
+
+        if irq_en:
+            # interrupts
+            self.cpu_params['i_int_level_i'] = self.interrupt
+
+        if jtag_en:
+            self.cpu_params.update(dict(
+                # JTAG Debug bus
+                o_TAP_bus__tdo = self.jtag_tdo,
+                i_TAP_bus__tdi = self.jtag_tdi,
+                i_TAP_bus__tms = self.jtag_tms,
+                i_TAP_bus__tck = self.jtag_tck,
+            ))
+        else:
+            self.cpu_params.update(dict(
+                # DMI Debug bus
+                i_dmi_addr_i          = self.dmi_addr,
+                i_dmi_din             = self.dmi_din,
+                o_dmi_dout            = self.dmi_dout,
+                i_dmi_req_i           = self.dmi_req,
+                i_dmi_we_i            = self.dmi_wr,
+                o_dmi_ack_o           = self.dmi_ack,
+            ))
+
+        # add clock select, pll output
+        if variant == "ls180":
+            self.pll_18_o = Signal()
+            self.clk_sel = Signal(2)
+            self.pll_lck_o = Signal()
+            self.cpu_params['i_clk_sel_i'] = self.clk_sel
+            self.cpu_params['o_pll_18_o'] = self.pll_18_o
+            self.cpu_params['o_pll_lck_o'] = self.pll_lck_o
+
+        # add wishbone buses to cpu params
+        self.cpu_params.update(make_wb_bus("ibus", ibus, True))
+        self.cpu_params.update(make_wb_bus("dbus", dbus, True))
+        self.cpu_params.update(make_wb_slave("ics_wb", ics, True))
+        self.cpu_params.update(make_wb_slave("icp_wb", icp, True))
+        if "testgpio" in variant:
+            self.cpu_params.update(make_wb_slave("gpio_wb", gpio))
+        if jtag_en:
+            self.cpu_params.update(make_wb_bus("jtag_wb", jtag_wb, simple=True))
+        if "sram4k" in variant or variant == 'ls180':
+            for i, sram in enumerate(srams):
+                self.cpu_params.update(make_wb_slave("sram4k_%d_wb" % i,
+                                                     sram, simple=True))
+
+        # and set ibus advanced tags to zero (disable)
+        self.cpu_params['i_ibus__cti'] = 0
+        self.cpu_params['i_ibus__bte'] = 0
+        self.cpu_params['i_dbus__cti'] = 0
+        self.cpu_params['i_dbus__bte'] = 0
+
+        if variant == 'ls180':
+            # urr yuk.  have to expose iopads / pins from core to litex
+            # then back again.  cut _some_ of that out by connecting
+            self.padresources = io()
+            self.pad_cm = ConstraintManager(self.padresources, [])
+            self.cpupads = {}
+            iopads = {}
+            litexmap = {}
+            subset = {'uart', 'mtwi', 'eint', 'gpio', 'mspi0', 'mspi1',
+                      'pwm', 'sd0', 'sdr'}
+            for periph in subset:
+                origperiph = periph
+                num = None
+                if periph[-1].isdigit():
+                    periph, num = periph[:-1], int(periph[-1])
+                print ("periph request", periph, num)
+                if periph == 'mspi':
+                    if num == 0:
+                        periph, num = 'spimaster', None
+                    else:
+                        periph, num = 'spisdcard', None
+                elif periph == 'sdr':
+                    periph = 'sdram'
+                elif periph == 'mtwi':
+                    periph = 'i2c'
+                elif periph == 'sd':
+                    periph, num = 'sdcard', None
+                litexmap[origperiph] = (periph, num)
+                self.cpupads[origperiph] = platform.request(periph, num)
+                iopads[origperiph] = self.pad_cm.request(periph, num)
+                if periph == 'sdram':
+                    # special-case sdram clock
+                    ck = platform.request("sdram_clock")
+                    self.cpupads['sdram_clock'] = ck
+                    ck = self.pad_cm.request("sdram_clock")
+                    iopads['sdram_clock'] = ck
+
+            pinset = get_pinspecs(subset=subset)
+            p = Pins(pinset)
+            for pin in list(p):
+                make_jtag_ioconn(self.cpu_params, pin, self.cpupads, iopads)
+
+        # add verilog sources
+        self.add_sources(platform)
+
+    def set_reset_address(self, reset_address):
+        assert not hasattr(self, "reset_address")
+        self.reset_address = reset_address
+        assert reset_address == 0x00000000
+
+    @staticmethod
+    def add_sources(platform):
+        cdir = os.path.dirname(__file__)
+        platform.add_source(os.path.join(cdir, "libresoc.v"))
+
+    def do_finalize(self):
+        self.specials += Instance("test_issuer", **self.cpu_params)
+
diff --git a/src/soc/litex/florent_old/libresoc/crt0.S b/src/soc/litex/florent_old/libresoc/crt0.S
new file mode 100644 (file)
index 0000000..e03ac0b
--- /dev/null
@@ -0,0 +1,93 @@
+/* Copyright 2013-2014 IBM Corp.
+ *
+ * Licensed under the Apache License, Version 2.0 (the "License");
+ * you may not use this file except in compliance with the License.
+ * You may obtain a copy of the License at
+ *
+ *     http://www.apache.org/licenses/LICENSE-2.0
+ *
+ * Unless required by applicable law or agreed to in writing, software
+ * distributed under the License is distributed on an "AS IS" BASIS,
+ * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or
+ * implied.
+ * See the License for the specific language governing permissions and
+ * limitations under the License.
+ */
+
+#define FIXUP_ENDIAN                                              \
+       tdi   0,0,0x48;   /* Reverse endian of b . + 8          */ \
+       b     191f;       /* Skip trampoline if endian is good  */ \
+       .long 0xa600607d; /* mfmsr r11                          */ \
+       .long 0x01006b69; /* xori r11,r11,1                     */ \
+       .long 0x05009f42; /* bcl 20,31,$+4                      */ \
+       .long 0xa602487d; /* mflr r10                           */ \
+       .long 0x14004a39; /* addi r10,r10,20                    */ \
+       .long 0xa64b5a7d; /* mthsrr0 r10                        */ \
+       .long 0xa64b7b7d; /* mthsrr1 r11                        */ \
+       .long 0x2402004c; /* hrfid                              */ \
+191:
+
+
+/* Load an immediate 64-bit value into a register */
+#define LOAD_IMM64(r, e)                       \
+       lis     r,(e)@highest;                  \
+       ori     r,r,(e)@higher;                 \
+       rldicr  r,r, 32, 31;                    \
+       oris    r,r, (e)@h;                     \
+       ori     r,r, (e)@l;
+
+       . = 0
+.global _start
+_start:
+       FIXUP_ENDIAN
+
+       /* setup stack */
+       LOAD_IMM64(%r1, _fstack - 0x100)
+       LOAD_IMM64(%r12, main)
+       mtctr   %r12,
+       bctrl
+       b .
+
+#define EXCEPTION(nr)          \
+       .=  nr;      \
+       b       .
+
+       /* More exception stubs */
+       EXCEPTION(0x100)
+       EXCEPTION(0x200)
+       EXCEPTION(0x300)
+       EXCEPTION(0x380)
+       EXCEPTION(0x400)
+       EXCEPTION(0x480)
+       EXCEPTION(0x500)
+       EXCEPTION(0x600)
+       EXCEPTION(0x700)
+       EXCEPTION(0x800)
+       EXCEPTION(0x900)
+       EXCEPTION(0x980)
+       EXCEPTION(0xa00)
+       EXCEPTION(0xb00)
+       EXCEPTION(0xc00)
+       EXCEPTION(0xd00)
+       EXCEPTION(0xe00)
+       EXCEPTION(0xe20)
+       EXCEPTION(0xe40)
+       EXCEPTION(0xe60)
+       EXCEPTION(0xe80)
+       EXCEPTION(0xf00)
+       EXCEPTION(0xf20)
+       EXCEPTION(0xf40)
+       EXCEPTION(0xf60)
+       EXCEPTION(0xf80)
+#if 0
+       EXCEPTION(0x1000)
+       EXCEPTION(0x1100)
+       EXCEPTION(0x1200)
+       EXCEPTION(0x1300)
+       EXCEPTION(0x1400)
+       EXCEPTION(0x1500)
+       EXCEPTION(0x1600)
+#endif
+
+       .text
+
diff --git a/src/soc/litex/florent_old/libresoc/irq.h b/src/soc/litex/florent_old/libresoc/irq.h
new file mode 100644 (file)
index 0000000..35beaed
--- /dev/null
@@ -0,0 +1,33 @@
+#ifndef __IRQ_H
+#define __IRQ_H
+
+static inline unsigned int irq_getie(void)
+{
+    return 0;
+}
+
+static inline void irq_setie(unsigned int ie)
+{
+    /*if(ie) csrs(); else csrc();*/
+}
+
+static inline unsigned int irq_getmask(void)
+{
+    unsigned int mask = 0;
+    //asm volatile ("csrr %0, %1" : "=r"(mask) : "i"(CSR_IRQ_MASK));
+    return mask;
+}
+
+static inline void irq_setmask(unsigned int mask)
+{
+    //asm volatile ("csrw %0, %1" :: "i"(CSR_IRQ_MASK), "r"(mask));
+}
+
+static inline unsigned int irq_pending(void)
+{
+    unsigned int pending = 0;
+    //asm volatile ("csrr %0, %1" : "=r"(pending) : "i"(CSR_IRQ_PENDING));
+    return pending;
+}
+
+#endif /* __IRQ_H */
diff --git a/src/soc/litex/florent_old/libresoc/ls180.py b/src/soc/litex/florent_old/libresoc/ls180.py
new file mode 100644 (file)
index 0000000..42ddf7b
--- /dev/null
@@ -0,0 +1,197 @@
+#
+# This file is part of LiteX.
+#
+# Copyright (c) 2018-2019 Florent Kermarrec <florent@enjoy-digital.fr>
+# SPDX-License-Identifier: BSD-2-Clause
+
+"""ls180 ASIC platform
+
+conceptually similar to the following:
+
+* https://github.com/enjoy-digital/liteeth/blob/master/liteeth/gen.py
+* https://github.com/enjoy-digital/litepcie/blob/master/litepcie/gen.py
+
+Total I/O pins: 84.
+Fits in a JEDEC QFP-100
+
+"""
+
+from migen.fhdl.structure import _Fragment
+from litex.build.generic_platform import (GenericPlatform, Pins,
+                                        Subsignal, IOStandard, Misc,
+                                        )
+import os
+
+
+def make_uart(name, num):
+    return (name, num,
+        Subsignal("tx", Pins("L4"), IOStandard("LVCMOS33")),
+        Subsignal("rx", Pins("M1"), IOStandard("LVCMOS33"))
+    )
+
+def make_gpio(name, num, n_gpio):
+    pins = []
+    for i in range(n_gpio):
+        pins.append("X%d" % i)
+    pins = ' '.join(pins)
+    return (name, 0,
+             Subsignal("i", Pins(pins), Misc("PULLMODE=UP")),
+             Subsignal("o", Pins(pins), Misc("PULLMODE=UP")),
+             Subsignal("oe", Pins(pins), Misc("PULLMODE=UP")),
+            IOStandard("LVCMOS33"))
+
+
+
+# IOs ---------------------------------------------------------------------
+
+def io():
+    _io = [
+        # CLK/RST: 2 pins
+        ("sys_clk", 0, Pins("G2"), IOStandard("LVCMOS33")),
+        ("sys_rst",   0, Pins("R1"), IOStandard("LVCMOS33")),
+        ("sys_clksel_i",   0, Pins("R1 R2"), IOStandard("LVCMOS33")),
+        ("sys_pll_18_o",   0, Pins("R1"), IOStandard("LVCMOS33")),
+        ("sys_pll_lck_o",   0, Pins("R1"), IOStandard("LVCMOS33")),
+
+        # JTAG0: 4 pins
+        ("jtag", 0,
+            Subsignal("tms", Pins("Z1"), IOStandard("LVCMOS33")),
+            Subsignal("tck", Pins("Z2"), IOStandard("LVCMOS33")),
+            Subsignal("tdi", Pins("Z3"), IOStandard("LVCMOS33")),
+            Subsignal("tdo", Pins("Z4"), IOStandard("LVCMOS33")),
+        ),
+
+        # I2C0: 2 pins
+        ("i2c", 0,
+            Subsignal("scl", Pins("L4"), IOStandard("LVCMOS33")),
+            Subsignal("sda_i", Pins("M1"), IOStandard("LVCMOS33")),
+            Subsignal("sda_o", Pins("M1"), IOStandard("LVCMOS33")),
+            Subsignal("sda_oe", Pins("M1"), IOStandard("LVCMOS33")),
+        ),
+
+        # SPI0: 4 pins
+        ("spimaster", 0,
+            Subsignal("clk",  Pins("J1")),
+            Subsignal("mosi", Pins("J3"), Misc("PULLMODE=UP")),
+            Subsignal("cs_n", Pins("H1"), Misc("PULLMODE=UP")),
+            Subsignal("miso", Pins("K2"), Misc("PULLMODE=UP")),
+            Misc("SLEWRATE=FAST"),
+            IOStandard("LVCMOS33"),
+        ),
+
+        # SPICARD0: 4 pins
+        ("spisdcard", 0,
+            Subsignal("clk",  Pins("J1")),
+            Subsignal("mosi", Pins("J3"), Misc("PULLMODE=UP")),
+            Subsignal("cs_n", Pins("H1"), Misc("PULLMODE=UP")),
+            Subsignal("miso", Pins("K2"), Misc("PULLMODE=UP")),
+            Misc("SLEWRATE=FAST"),
+            IOStandard("LVCMOS33"),
+        ),
+
+        # SDCARD0: 6 pins
+        ("sdcard", 0,
+            Subsignal("clk",  Pins("J1")),
+            Subsignal("cmd_i",  Pins("J3"), Misc("PULLMODE=UP")),
+            Subsignal("cmd_o",  Pins("J3"), Misc("PULLMODE=UP")),
+            Subsignal("cmd_oe",  Pins("J3"), Misc("PULLMODE=UP")),
+            Subsignal("data_i", Pins("K2 K1 H2 H1"), Misc("PULLMODE=UP")),
+            Subsignal("data_o", Pins("K2 K1 H2 H1"), Misc("PULLMODE=UP")),
+            Subsignal("data_oe", Pins("K2"), Misc("PULLMODE=UP")),
+            Misc("SLEWRATE=FAST"),
+            IOStandard("LVCMOS33"),
+        ),
+
+        # SDRAM: 39 pins
+        ("sdram_clock", 0, Pins("F19"), IOStandard("LVCMOS33")),
+        ("sdram", 0,
+            Subsignal("a",     Pins(
+                "M20 M19 L20 L19 K20 K19 K18 J20",
+                "J19 H20 N19 G20 G19")),
+            Subsignal("dq_i",    Pins(
+                "J16 L18 M18 N18 P18 T18 T17 U20",
+                "E19 D20 D19 C20 E18 F18 J18 J17")),
+            Subsignal("dq_o",    Pins(
+                "J16 L18 M18 N18 P18 T18 T17 U20",
+                "E19 D20 D19 C20 E18 F18 J18 J17")),
+            Subsignal("dq_oe",    Pins("J17")),
+            Subsignal("we_n",  Pins("T20")),
+            Subsignal("ras_n", Pins("R20")),
+            Subsignal("cas_n", Pins("T19")),
+            Subsignal("cs_n",  Pins("P30")),
+            Subsignal("cke",   Pins("F21")),
+            Subsignal("ba",    Pins("P19 N20")),
+            Subsignal("dm",    Pins("U19 E20")),
+            IOStandard("LVCMOS33"),
+            Misc("SLEWRATE=FAST"),
+        ),
+
+        # PWM: 2 pins
+        ("pwm", 0, Pins("P1 P2"), IOStandard("LVCMOS33")),
+    ]
+
+    n_gpio = 16
+
+    # 16 GPIOs
+    _io.append( make_gpio("gpio", 0, n_gpio) )
+
+    # EINT: 3 pins
+    _io.append( ("eint", 0, Pins("E0 E1 E2"), IOStandard("LVCMOS33")) )
+
+    # UART0: 2 pins
+    _io.append(make_uart("uart", 0))
+    # UART1: 2 pins
+    _io.append(make_uart("uart", 1))
+
+    # not connected - eurgh have to adjust this to match the total pincount.
+    num_nc = 24
+    nc = ' '.join("NC%d" % i for i in range(num_nc))
+    _io.append(("nc", 0, Pins(nc), IOStandard("LVCMOS33")))
+
+    return _io
+
+# Platform ----------------------------------------------------------------
+
+class LS180Platform(GenericPlatform):
+    default_clk_name   = "sys_clk"
+    default_clk_period = 1e9/50e6
+
+    def __init__(self, device="LS180", **kwargs):
+        assert device in ["LS180"]
+        GenericPlatform.__init__(self, device, io(), **kwargs)
+
+    def build(self, fragment,
+                    build_dir      = "build",
+                    build_name     = "top",
+                    run            = True,
+                    timingstrict   = True,
+                    **kwargs):
+
+        platform = self
+
+        # Create build directory
+        os.makedirs(build_dir, exist_ok=True)
+        cwd = os.getcwd()
+        os.chdir(build_dir)
+
+        # Finalize design
+        if not isinstance(fragment, _Fragment):
+            fragment = fragment.get_fragment()
+        platform.finalize(fragment)
+
+        # Generate verilog
+        v_output = platform.get_verilog(fragment, name=build_name, **kwargs)
+        named_sc, named_pc = platform.resolve_signals(v_output.ns)
+        v_file = build_name + ".v"
+        v_output.write(v_file)
+        platform.add_source(v_file)
+
+        os.chdir(cwd)
+
+        return v_output.ns
+
+    def do_finalize(self, fragment):
+        super().do_finalize(fragment)
+        return
+        self.add_period_constraint(self.lookup_request("clk", loose=True),
+                                   1e9/50e6)
diff --git a/src/soc/litex/florent_old/libresoc/system.h b/src/soc/litex/florent_old/libresoc/system.h
new file mode 100644 (file)
index 0000000..941dc56
--- /dev/null
@@ -0,0 +1,18 @@
+#ifndef __SYSTEM_H
+#define __SYSTEM_H
+
+#ifdef __cplusplus
+extern "C" {
+#endif
+
+__attribute__((unused)) static void flush_cpu_icache(void){}; /* FIXME: do something useful here! */
+__attribute__((unused)) static void flush_cpu_dcache(void){}; /* FIXME: do something useful here! */
+void flush_l2_cache(void);
+
+void busy_wait(unsigned int ms);
+
+#ifdef __cplusplus
+}
+#endif
+
+#endif /* __SYSTEM_H */
diff --git a/src/soc/litex/florent_old/ls180pins.txt b/src/soc/litex/florent_old/ls180pins.txt
new file mode 100644 (file)
index 0000000..018f04e
--- /dev/null
@@ -0,0 +1,131 @@
+N0  | VSS
+N1  | sys_clk
+N2  | VSS
+N3  | sys_rst
+N4  | JTAG0 tck
+N5  | JTAG0 tms
+N6  | JTAG0 tdi
+N7  | JTAG0 tdo
+N8  | UART0 tx
+N9  | UART0 rx
+N10 | GPIO0 gpio0
+N11 | GPIO0 gpio1
+N12 | VDD
+N13 | SPI0 clk
+N14 | SPI0 mosi
+N15 | SPI0 cs_n
+N16 | SPI0 miso
+N17 | VSS
+N18 | SDCARD0 clk
+N19 | SDCARD0 cmd
+N20 | SDCARD0 data0
+N21 | SDCARD0 data1
+N22 | SDCARD0 data2
+N23 | SDCARD0 data3
+N24 | VDD
+N25 | SDRAM0 cs0_n
+N26 | SDRAM0 cs1_n
+N27 | SDRAM0 cke0
+N28 | SDRAM0 cke1
+N29 | VDD
+N30 | nc
+N31 | VSS
+
+E0  | VDD
+E1  | SDRAM0 a0
+E2  | SDRAM0 a1
+E3  | SDRAM0 a2
+E4  | SDRAM0 a3
+E5  | SDRAM0 a4
+E6  | SDRAM0 a5
+E7  | SDRAM0 a6
+E8  | SDRAM0 a7
+E9  | VSS
+E10 | SDRAM0 a8
+E11 | SDRAM0 a9 
+E12 | SDRAM0 a10
+E13 | SDRAM0 a11
+E14 | SDRAM0 a12
+E15 | SDRAM0 a13 
+E16 | SDRAM0 a14 
+E17 | SDRAM0 a15 
+E18 | VDD
+E19 | nc
+E20 | VSS
+E21 | SDRAM0 we_n
+E22 | SDRAM0 ras_n
+E23 | SDRAM0 cas_n 
+E24 | nc
+E25 | VDD
+E26 | SDRAM0 ba0
+E27 | SDRAM0 ba1
+E28 | SDRAM0 dm0
+E29 | SDRAM0 dm1
+E30 | VSS
+E31 | SDRAM0 sdram_clock
+
+S0  | nc
+S1  | VDD
+S2  | SDRAM0 dq0
+S3  | SDRAM0 dq1
+S4  | SDRAM0 dq2
+S5  | SDRAM0 dq3
+S6  | SDRAM0 dq4
+S7  | SDRAM0 dq5
+S8  | SDRAM0 dq6
+S9  | SDRAM0 dq7
+S10 | VSS
+S11 | SDRAM0 dq8
+S12 | SDRAM0 dq9
+S13 | SDRAM0 dq10
+S14 | SDRAM0 dq11
+S15 | SDRAM0 dq12
+S16 | SDRAM0 dq13
+S17 | SDRAM0 dq14
+S18 | SDRAM0 dq15
+S19 | VDD
+S20 | PWM0 pwm0
+S21 | PWM1 pwm1
+S22 | VSS
+S23 | EINT0 eint0
+S24 | GPIO0 gpio14
+S25 | GPIO0 gpio15
+S26 | nc
+S27 | nc
+S28 | nc
+S29 | nc
+S30 | nc
+S31 | VDD
+
+W0  | VSS
+W1  | SPI1 clk
+W2  | SPI1 mosi
+W3  | SPI1 cs_n
+W4  | SPI1 miso
+W5  | VDD
+W6  | UART1 tx
+W7  | UART1 rx
+W8  | GPIO0 gpio2
+W9  | GPIO0 gpio3
+W10 | GPIO0 gpio4
+W11 | GPIO0 gpio5
+W12 | GPIO0 gpio6
+W13 | GPIO0 gpio7
+W14 | GPIO0 gpio8
+W15 | GPIO0 gpio9
+W16 | GPIO0 gpio10
+W17 | GPIO0 gpio11
+W18 | GPIO0 gpio12
+W19 | GPIO0 gpio13
+W20 | VSS
+W21 | EINT0 eint1
+W22 | EINT0 eint2
+W23 | I2C0 sda
+W24 | I2C0 scl
+W25 | nc
+W26 | nc
+W27 | nc
+W28 | nc
+W29 | nc
+W30 | nc
+W31 | VDD
diff --git a/src/soc/litex/florent_old/ls180soc.py b/src/soc/litex/florent_old/ls180soc.py
new file mode 100755 (executable)
index 0000000..3224f6d
--- /dev/null
@@ -0,0 +1,859 @@
+#!/usr/bin/env python3
+
+import os
+import argparse
+from functools import reduce
+from operator import or_
+
+from migen import (Signal, FSM, If, Display, Finish, NextValue, NextState,
+                   Cat, Record, ClockSignal, wrap, ResetInserter)
+
+from litex.build.generic_platform import Pins, Subsignal
+from litex.build.sim import SimPlatform
+from litex.build.io import CRG
+from litex.build.sim.config import SimConfig
+
+from litex.soc.integration.soc import SoCRegion
+from litex.soc.integration.soc_core import SoCCore
+from litex.soc.integration.soc_sdram import SoCSDRAM
+from litex.soc.integration.builder import Builder
+from litex.soc.integration.common import get_mem_data
+
+from litedram import modules as litedram_modules
+from litedram.phy.model import SDRAMPHYModel
+#from litedram.phy.gensdrphy import GENSDRPHY, HalfRateGENSDRPHY
+from litedram.common import PHYPadsCombiner, PhySettings
+from litedram.phy.dfi import Interface as DFIInterface
+from litex.soc.cores.spi import SPIMaster
+from litex.soc.cores.pwm import PWM
+#from litex.soc.cores.bitbang import I2CMaster
+from litex.soc.cores import uart
+
+from litex.tools.litex_sim import sdram_module_nphases, get_sdram_phy_settings
+
+from litex.tools.litex_sim import Platform
+from libresoc.ls180 import LS180Platform
+
+from migen import Module
+from litex.soc.interconnect.csr import AutoCSR
+
+from libresoc import LibreSoC
+from microwatt import Microwatt
+
+# HACK!
+from litex.soc.integration.soc import SoCCSRHandler
+SoCCSRHandler.supported_address_width.append(12)
+
+# GPIO Tristate -------------------------------------------------------
+# doesn't work properly.
+#from litex.soc.cores.gpio import GPIOTristate
+from litex.soc.interconnect.csr import CSRStorage, CSRStatus, CSRField
+from migen.genlib.cdc import MultiReg
+
+# Imports
+from litex.soc.interconnect import wishbone
+from litesdcard.phy import (SDPHY, SDPHYClocker,
+                            SDPHYInit, SDPHYCMDW, SDPHYCMDR,
+                            SDPHYDATAW, SDPHYDATAR,
+                            _sdpads_layout)
+from litesdcard.core import SDCore
+from litesdcard.frontend.dma import SDBlock2MemDMA, SDMem2BlockDMA
+from litex.build.io import SDROutput, SDRInput
+
+
+# I2C Master Bit-Banging --------------------------------------------------
+
+class I2CMaster(Module, AutoCSR):
+    """I2C Master Bit-Banging
+
+    Provides the minimal hardware to do software I2C Master bit banging.
+
+    On the same write CSRStorage (_w), software can control SCL (I2C_SCL),
+    SDA direction and value (I2C_OE, I2C_W). Software get back SDA value
+    with the read CSRStatus (_r).
+    """
+    pads_layout = [("scl", 1), ("sda", 1)]
+    def __init__(self, pads):
+        self.pads = pads
+        self._w = CSRStorage(fields=[
+            CSRField("scl", size=1, offset=0),
+            CSRField("oe",  size=1, offset=1),
+            CSRField("sda", size=1, offset=2)],
+            name="w")
+        self._r = CSRStatus(fields=[
+            CSRField("sda", size=1, offset=0)],
+            name="r")
+
+        self.connect(pads)
+
+    def connect(self, pads):
+        _sda_w  = Signal()
+        _sda_oe = Signal()
+        _sda_r  = Signal()
+        self.comb += [
+            pads.scl.eq(self._w.fields.scl),
+            pads.sda_oe.eq( self._w.fields.oe),
+            pads.sda_o.eq(  self._w.fields.sda),
+            self._r.fields.sda.eq(pads.sda_i),
+        ]
+
+
+class GPIOTristateASIC(Module, AutoCSR):
+    def __init__(self, pads, prange=None):
+        nbits     = len(pads.oe) # hack
+        self._oe  = CSRStorage(nbits, description="GPIO Tristate(s) Control.")
+        self._in  = CSRStatus(nbits,  description="GPIO Input(s) Status.")
+        self._out = CSRStorage(nbits, description="GPIO Ouptut(s) Control.")
+
+        # # #
+
+        _pads = Record( (("i",  nbits),
+                         ("o",  nbits),
+                         ("oe", nbits)))
+        self.comb += _pads.i.eq(pads.i)
+        self.comb += pads.o.eq(_pads.o)
+        self.comb += pads.oe.eq(_pads.oe)
+
+        self.comb += _pads.oe.eq(self._oe.storage)
+        self.comb += _pads.o.eq(self._out.storage)
+        if prange is None:
+            prange = range(nbits)
+        for i in prange:
+            self.specials += MultiReg(_pads.i[i], self._in.status[i])
+
+# SDCard PHY IO -------------------------------------------------------
+
+class SDRPad(Module):
+    def __init__(self, pad, name, o, oe, i):
+        clk = ClockSignal()
+        _o = getattr(pad, "%s_o" % name)
+        _oe = getattr(pad, "%s_oe" % name)
+        _i = getattr(pad, "%s_i" % name)
+        self.specials += SDROutput(clk=clk, i=oe, o=_oe)
+        for j in range(len(_o)):
+            self.specials += SDROutput(clk=clk, i=o[j], o=_o[j])
+            self.specials += SDRInput(clk=clk, i=_i[j], o=i[j])
+
+
+class SDPHYIOGen(Module):
+    def __init__(self, clocker, sdpads, pads):
+        # Rst
+        if hasattr(pads, "rst"):
+            self.comb += pads.rst.eq(0)
+
+        # Clk
+        self.specials += SDROutput(
+            clk = ClockSignal(),
+            i   = ~clocker.clk & sdpads.clk,
+            o   = pads.clk
+        )
+
+        # Cmd
+        c = sdpads.cmd
+        self.submodules.sd_cmd = SDRPad(pads, "cmd", c.o, c.oe, c.i)
+
+        # Data
+        d = sdpads.data
+        self.submodules.sd_data = SDRPad(pads, "data", d.o, d.oe, d.i)
+
+
+class SDPHY(Module, AutoCSR):
+    def __init__(self, pads, device, sys_clk_freq,
+                 cmd_timeout=10e-3, data_timeout=10e-3):
+        self.card_detect = CSRStatus() # Assume SDCard is present if no cd pin.
+        self.comb += self.card_detect.status.eq(getattr(pads, "cd", 0))
+
+        self.submodules.clocker = clocker = SDPHYClocker()
+        self.submodules.init    = init    = SDPHYInit()
+        self.submodules.cmdw    = cmdw    = SDPHYCMDW()
+        self.submodules.cmdr    = cmdr    = SDPHYCMDR(sys_clk_freq,
+                                                      cmd_timeout, cmdw)
+        self.submodules.dataw   = dataw   = SDPHYDATAW()
+        self.submodules.datar   = datar   = SDPHYDATAR(sys_clk_freq,
+                                                      data_timeout)
+
+        # # #
+
+        self.sdpads = sdpads = Record(_sdpads_layout)
+
+        # IOs
+        sdphy_cls = SDPHYIOGen
+        self.submodules.io = sdphy_cls(clocker, sdpads, pads)
+
+        # Connect pads_out of submodules to physical pads --------------
+        pl = [init, cmdw, cmdr, dataw, datar]
+        self.comb += [
+            sdpads.clk.eq(    reduce(or_, [m.pads_out.clk     for m in pl])),
+            sdpads.cmd.oe.eq( reduce(or_, [m.pads_out.cmd.oe  for m in pl])),
+            sdpads.cmd.o.eq(  reduce(or_, [m.pads_out.cmd.o   for m in pl])),
+            sdpads.data.oe.eq(reduce(or_, [m.pads_out.data.oe for m in pl])),
+            sdpads.data.o.eq( reduce(or_, [m.pads_out.data.o  for m in pl])),
+        ]
+        for m in pl:
+            self.comb += m.pads_out.ready.eq(self.clocker.ce)
+
+        # Connect physical pads to pads_in of submodules ---------------
+        for m in pl:
+            self.comb += m.pads_in.valid.eq(self.clocker.ce)
+            self.comb += m.pads_in.cmd.i.eq(sdpads.cmd.i)
+            self.comb += m.pads_in.data.i.eq(sdpads.data.i)
+
+        # Speed Throttling -------------------------------------------
+        self.comb += clocker.stop.eq(dataw.stop | datar.stop)
+
+
+# Generic SDR PHY ---------------------------------------------------------
+
+class GENSDRPHY(Module):
+    def __init__(self, pads, cl=2, cmd_latency=1):
+        pads        = PHYPadsCombiner(pads)
+        addressbits = len(pads.a)
+        bankbits    = len(pads.ba)
+        nranks      = 1 if not hasattr(pads, "cs_n") else len(pads.cs_n)
+        databits    = len(pads.dq_i)
+        assert cl in [2, 3]
+        assert databits%8 == 0
+
+        # PHY settings ----------------------------------------------------
+        self.settings = PhySettings(
+            phytype       = "GENSDRPHY",
+            memtype       = "SDR",
+            databits      = databits,
+            dfi_databits  = databits,
+            nranks        = nranks,
+            nphases       = 1,
+            rdphase       = 0,
+            wrphase       = 0,
+            rdcmdphase    = 0,
+            wrcmdphase    = 0,
+            cl            = cl,
+            read_latency  = cl + cmd_latency,
+            write_latency = 0
+        )
+
+        # DFI Interface ---------------------------------------------------
+        self.dfi = dfi = DFIInterface(addressbits, bankbits, nranks, databits)
+
+        # # #
+
+        # Iterate on pads groups ------------------------------------------
+        for pads_group in range(len(pads.groups)):
+            pads.sel_group(pads_group)
+
+            # Addresses and Commands --------------------------------------
+            p0 = dfi.p0
+            self.specials += [SDROutput(i=p0.address[i], o=pads.a[i])
+                                    for i in range(len(pads.a))]
+            self.specials += [SDROutput(i=p0.bank[i], o=pads.ba[i])
+                                    for i in range(len(pads.ba))]
+            self.specials += SDROutput(i=p0.cas_n, o=pads.cas_n)
+            self.specials += SDROutput(i=p0.ras_n, o=pads.ras_n)
+            self.specials += SDROutput(i=p0.we_n, o=pads.we_n)
+            if hasattr(pads, "cke"):
+                for i in range(len(pads.cke)):
+                        self.specials += SDROutput(i=p0.cke[i], o=pads.cke[i])
+            if hasattr(pads, "cs_n"):
+                for i in range(len(pads.cs_n)):
+                    self.specials += SDROutput(i=p0.cs_n[i], o=pads.cs_n[i])
+
+        # DQ/DM Data Path -------------------------------------------------
+
+        d = dfi.p0
+        wren = []
+        self.submodules.dq = SDRPad(pads, "dq", d.wrdata, d.wrdata_en, d.rddata)
+
+        if hasattr(pads, "dm"):
+            for i in range(len(pads.dm)):
+                self.specials += SDROutput(i=d.wrdata_mask[i], o=pads.dm[i])
+
+        # DQ/DM Control Path ----------------------------------------------
+        rddata_en = Signal(cl + cmd_latency)
+        self.sync += rddata_en.eq(Cat(dfi.p0.rddata_en, rddata_en))
+        self.sync += dfi.p0.rddata_valid.eq(rddata_en[-1])
+
+
+# LibreSoC 180nm ASIC -------------------------------------------------------
+
+class LibreSoCSim(SoCCore):
+    def __init__(self, cpu="libresoc", debug=False, with_sdram=True,
+            sdram_module          = "AS4C16M16",
+            #sdram_data_width      = 16,
+            #sdram_module          = "MT48LC16M16",
+            sdram_data_width      = 16,
+            irq_reserved_irqs = {'uart': 0},
+            platform='sim',
+            ):
+        assert cpu in ["libresoc", "microwatt"]
+        sys_clk_freq = int(50e6)
+
+        if platform == 'sim':
+            platform     = Platform()
+            uart_name = "sim"
+        elif platform == 'ls180':
+            platform     = LS180Platform()
+            uart_name = "uart"
+
+        #cpu_data_width = 32
+        cpu_data_width = 64
+
+        variant = "ls180"
+
+        # reserve XICS ICP and XICS memory addresses.
+        self.mem_map['icp']  = 0xc0010000
+        self.mem_map['ics']  = 0xc0011000
+        #self.csr_map["icp"] = 8  #  8 x 0x800 == 0x4000
+        #self.csr_map["ics"] = 10 # 10 x 0x800 == 0x5000
+
+        ram_init = []
+        if False:
+            #ram_init = get_mem_data({
+            #    ram_fname:       "0x00000000",
+            #    }, "little")
+            ram_init = get_mem_data(ram_fname, "little")
+
+            # remap the main RAM to reset-start-address
+
+            # without sram nothing works, therefore move it to higher up
+            self.mem_map["sram"] = 0x90000000
+
+            # put UART at 0xc000200 (w00t!  this works!)
+            self.csr_map["uart"] = 4
+
+        self.mem_map["main_ram"] = 0x90000000
+        self.mem_map["sram"] = 0x00000000
+        self.mem_map["sram1"] = 0x00000200
+        self.mem_map["sram2"] = 0x00000400
+        self.mem_map["sram3"] = 0x00000600
+        self.mem_map["sram4"] = 0x00000800
+        self.mem_map["sram4k_0"] = 0x00001000
+        self.mem_map["sram4k_1"] = 0x00002000
+        self.mem_map["sram4k_2"] = 0x00003000
+        self.mem_map["sram4k_3"] = 0x00004000
+
+        # SoCCore -------------------------------------------------------------
+        SoCCore.__init__(self, platform, clk_freq=sys_clk_freq,
+            cpu_type                 = "microwatt",
+            cpu_cls                  = LibreSoC   if cpu == "libresoc" \
+                                       else Microwatt,
+            bus_data_width           = 64,
+            csr_address_width        = 14, # limit to 0x8000
+            cpu_variant              = variant,
+            csr_data_width            = 8,
+            l2_size             = 0,
+            with_uart                = False,
+            uart_name                = None,
+            with_sdram               = with_sdram,
+            sdram_module          = sdram_module,
+            sdram_data_width      = sdram_data_width,
+            integrated_rom_size      = 0, # if ram_fname else 0x10000,
+            #integrated_sram_size     = 0x1000, - problem with yosys ABC
+            integrated_sram_size     = 0x200,
+            #integrated_main_ram_init  = ram_init,
+            integrated_main_ram_size = 0x00000000 if with_sdram \
+                                        else 0x10000000 , # 256MB
+            )
+        self.platform.name = "ls180"
+
+        # add 4 more 4k integrated SRAMs
+        self.add_ram("sram1", self.mem_map["sram1"], 0x200)
+        self.add_ram("sram2", self.mem_map["sram2"], 0x200)
+        self.add_ram("sram3", self.mem_map["sram3"], 0x200)
+        self.add_ram("sram4", self.mem_map["sram4"], 0x200)
+
+        # SDR SDRAM ----------------------------------------------
+        if False: # not self.integrated_main_ram_size:
+            self.submodules.sdrphy = sdrphy_cls(platform.request("sdram"))
+
+        if cpu == "libresoc":
+            # XICS interrupt devices
+            icp_addr = self.mem_map['icp']
+            icp_wb = self.cpu.xics_icp
+            icp_region = SoCRegion(origin=icp_addr, size=0x20, cached=False)
+            self.bus.add_slave(name='icp', slave=icp_wb, region=icp_region)
+
+            ics_addr = self.mem_map['ics']
+            ics_wb = self.cpu.xics_ics
+            ics_region = SoCRegion(origin=ics_addr, size=0x1000, cached=False)
+            self.bus.add_slave(name='ics', slave=ics_wb, region=ics_region)
+
+            # add 4x 4k SRAMs
+            for i, sram_wb in enumerate(self.cpu.srams):
+                name = 'sram4k_%d' % i
+                sram_adr = self.mem_map[name]
+                ics_region = SoCRegion(origin=sram_adr, size=0x1000)
+                self.bus.add_slave(name=name, slave=sram_wb, region=ics_region)
+
+        # CRG -----------------------------------------------------------------
+        self.submodules.crg = CRG(platform.request("sys_clk"),
+                                  platform.request("sys_rst"))
+
+        # PLL/Clock Select
+        clksel_i = platform.request("sys_clksel_i")
+        pll18_o = platform.request("sys_pll_18_o")
+        pll_lck_o = platform.request("sys_pll_lck_o")
+
+        self.comb += self.cpu.clk_sel.eq(clksel_i) # allow clock src select
+        self.comb += pll18_o.eq(self.cpu.pll_18_o) # "test feed" from the PLL
+        self.comb += pll_lck_o.eq(self.cpu.pll_lck_o) # PLL lock flag
+
+        #ram_init = []
+
+        # SDRAM ----------------------------------------------------
+        if with_sdram:
+            sdram_clk_freq   = int(100e6) # FIXME: use 100MHz timings
+            sdram_module_cls = getattr(litedram_modules, sdram_module)
+            sdram_rate       = "1:{}".format(
+                    sdram_module_nphases[sdram_module_cls.memtype])
+            sdram_module     = sdram_module_cls(sdram_clk_freq, sdram_rate)
+            phy_settings     = get_sdram_phy_settings(
+                            memtype    = sdram_module.memtype,
+                            data_width = sdram_data_width,
+                            clk_freq   = sdram_clk_freq)
+            #sdrphy_cls = HalfRateGENSDRPHY
+            sdrphy_cls = GENSDRPHY
+            sdram_pads = self.cpu.cpupads['sdr']
+            self.submodules.sdrphy = sdrphy_cls(sdram_pads)
+            #self.submodules.sdrphy = sdrphy_cls(sdram_module,
+            #                                       phy_settings,
+            #                                       init=ram_init
+            #                                        )
+            self.add_sdram("sdram",
+                phy                     = self.sdrphy,
+                module                  = sdram_module,
+                origin                  = self.mem_map["main_ram"],
+                size                    = 0x80000000,
+                l2_cache_size           = 0, # 8192
+                l2_cache_min_data_width = 128,
+                l2_cache_reverse        = True
+            )
+            # FIXME: skip memtest to avoid corrupting memory
+            self.add_constant("MEMTEST_BUS_SIZE",  128//16)
+            self.add_constant("MEMTEST_DATA_SIZE", 128//16)
+            self.add_constant("MEMTEST_ADDR_SIZE", 128//16)
+            self.add_constant("MEMTEST_BUS_DEBUG", 1)
+            self.add_constant("MEMTEST_ADDR_DEBUG", 1)
+            self.add_constant("MEMTEST_DATA_DEBUG", 1)
+
+            # SDRAM clock
+            sys_clk = ClockSignal()
+            sdr_clk = self.cpu.cpupads['sdram_clock']
+            #self.specials += DDROutput(1, 0, , sdram_clk)
+            self.specials += SDROutput(clk=sys_clk, i=sys_clk, o=sdr_clk)
+
+        # UART
+        uart_core_pads = self.cpu.cpupads['uart']
+        self.submodules.uart_phy = uart.UARTPHY(
+                pads     = uart_core_pads,
+                clk_freq = self.sys_clk_freq,
+                baudrate = 115200)
+        self.submodules.uart = ResetInserter()(uart.UART(self.uart_phy,
+                tx_fifo_depth = 16,
+                rx_fifo_depth = 16))
+
+        self.csr.add("uart_phy", use_loc_if_exists=True)
+        self.csr.add("uart", use_loc_if_exists=True)
+        self.irq.add("uart", use_loc_if_exists=True)
+
+        # GPIOs (bi-directional)
+        gpio_core_pads = self.cpu.cpupads['gpio']
+        self.submodules.gpio = GPIOTristateASIC(gpio_core_pads, range(8))
+        self.add_csr("gpio")
+
+        self.submodules.gpio = GPIOTristateASIC(gpio_core_pads, range(8,16))
+        self.add_csr("gpio1")
+
+        # SPI Master
+        print ("cpupadkeys", self.cpu.cpupads.keys())
+        self.submodules.spimaster = SPIMaster(
+            pads         = self.cpu.cpupads['mspi1'],
+            data_width   = 8,
+            sys_clk_freq = sys_clk_freq,
+            spi_clk_freq = 8e6,
+        )
+        self.add_csr("spimaster")
+
+        # SPI SDCard (1 wide)
+        spi_clk_freq = 400e3
+        pads = self.cpu.cpupads['mspi0']
+        spisdcard = SPIMaster(pads, 8, self.sys_clk_freq, spi_clk_freq)
+        spisdcard.add_clk_divider()
+        setattr(self.submodules, 'spisdcard', spisdcard)
+        self.add_csr('spisdcard')
+
+        # EINTs - very simple, wire up top 3 bits to ls180 "eint" pins
+        eintpads = self.cpu.cpupads['eint']
+        print ("eintpads", eintpads)
+        self.comb += self.cpu.interrupt[12:16].eq(eintpads)
+
+        # JTAG
+        jtagpads = platform.request("jtag")
+        self.comb += self.cpu.jtag_tck.eq(jtagpads.tck)
+        self.comb += self.cpu.jtag_tms.eq(jtagpads.tms)
+        self.comb += self.cpu.jtag_tdi.eq(jtagpads.tdi)
+        self.comb += jtagpads.tdo.eq(self.cpu.jtag_tdo)
+
+        # NC - allows some iopads to be connected up
+        # sigh, just do something, anything, to stop yosys optimising these out
+        nc_pads = platform.request("nc")
+        num_nc = len(nc_pads)
+        self.nc = Signal(num_nc)
+        self.comb += self.nc.eq(nc_pads)
+        self.dummy = Signal(num_nc)
+        for i in range(num_nc):
+            self.sync += self.dummy[i].eq(self.nc[i] | self.cpu.interrupt[0])
+
+        # PWM
+        pwmpads = self.cpu.cpupads['pwm']
+        for i in range(2):
+            name = "pwm%d" % i
+            setattr(self.submodules, name, PWM(pwmpads[i]))
+            self.add_csr(name)
+
+        # I2C Master
+        i2c_core_pads = self.cpu.cpupads['mtwi']
+        self.submodules.i2c = I2CMaster(i2c_core_pads)
+        self.add_csr("i2c")
+
+        # SDCard -----------------------------------------------------
+
+        # Emulator / Pads
+        sdcard_pads = self.cpu.cpupads['sd0']
+
+        # Core
+        self.submodules.sdphy  = SDPHY(sdcard_pads,
+                                       self.platform.device, self.clk_freq)
+        self.submodules.sdcore = SDCore(self.sdphy)
+        self.add_csr("sdphy")
+        self.add_csr("sdcore")
+
+        # Block2Mem DMA
+        bus = wishbone.Interface(data_width=self.bus.data_width,
+                                 adr_width=self.bus.address_width)
+        self.submodules.sdblock2mem = SDBlock2MemDMA(bus=bus,
+                                    endianness=self.cpu.endianness)
+        self.comb += self.sdcore.source.connect(self.sdblock2mem.sink)
+        dma_bus = self.bus if not hasattr(self, "dma_bus") else self.dma_bus
+        dma_bus.add_master("sdblock2mem", master=bus)
+        self.add_csr("sdblock2mem")
+
+        # Mem2Block DMA
+        bus = wishbone.Interface(data_width=self.bus.data_width,
+                                 adr_width=self.bus.address_width)
+        self.submodules.sdmem2block = SDMem2BlockDMA(bus=bus,
+                                            endianness=self.cpu.endianness)
+        self.comb += self.sdmem2block.source.connect(self.sdcore.sink)
+        dma_bus = self.bus if not hasattr(self, "dma_bus") else self.dma_bus
+        dma_bus.add_master("sdmem2block", master=bus)
+        self.add_csr("sdmem2block")
+
+        # Debug ---------------------------------------------------------------
+        if not debug:
+            return
+
+        jtag_en = ('jtag' in variant) or variant == 'ls180'
+
+        # setup running of DMI FSM
+        dmi_addr = Signal(4)
+        dmi_din = Signal(64)
+        dmi_dout = Signal(64)
+        dmi_wen = Signal(1)
+        dmi_req = Signal(1)
+
+        # debug log out
+        dbg_addr = Signal(4)
+        dbg_dout = Signal(64)
+        dbg_msg = Signal(1)
+
+        # capture pc from dmi
+        pc = Signal(64)
+        active_dbg = Signal()
+        active_dbg_cr = Signal()
+        active_dbg_xer = Signal()
+
+        # xer flags
+        xer_so = Signal()
+        xer_ca = Signal()
+        xer_ca32 = Signal()
+        xer_ov = Signal()
+        xer_ov32 = Signal()
+
+        # increment counter, Stop after 100000 cycles
+        uptime = Signal(64)
+        self.sync += uptime.eq(uptime + 1)
+        #self.sync += If(uptime == 1000000000000, Finish())
+
+        # DMI FSM counter and FSM itself
+        dmicount = Signal(10)
+        dmirunning = Signal(1)
+        dmi_monitor = Signal(1)
+        dmifsm = FSM()
+        self.submodules += dmifsm
+
+        # DMI FSM
+        dmifsm.act("START",
+            If(dmi_req & dmi_wen,
+                (self.cpu.dmi_addr.eq(dmi_addr),   # DMI Addr
+                 self.cpu.dmi_din.eq(dmi_din), # DMI in
+                 self.cpu.dmi_req.eq(1),    # DMI request
+                 self.cpu.dmi_wr.eq(1),    # DMI write
+                 If(self.cpu.dmi_ack,
+                    (NextState("IDLE"),
+                    )
+                 ),
+                ),
+            ),
+            If(dmi_req & ~dmi_wen,
+                (self.cpu.dmi_addr.eq(dmi_addr),   # DMI Addr
+                 self.cpu.dmi_req.eq(1),    # DMI request
+                 self.cpu.dmi_wr.eq(0),    # DMI read
+                 If(self.cpu.dmi_ack,
+                    # acknowledge received: capture data.
+                    (NextState("IDLE"),
+                     NextValue(dbg_addr, dmi_addr),
+                     NextValue(dbg_dout, self.cpu.dmi_dout),
+                     NextValue(dbg_msg, 1),
+                    ),
+                 ),
+                ),
+            )
+        )
+
+        # DMI response received: reset the dmi request and check if
+        # in "monitor" mode
+        dmifsm.act("IDLE",
+            If(dmi_monitor,
+                 NextState("FIRE_MONITOR"), # fire "monitor" on next cycle
+            ).Else(
+                 NextState("START"), # back to start on next cycle
+            ),
+            NextValue(dmi_req, 0),
+            NextValue(dmi_addr, 0),
+            NextValue(dmi_din, 0),
+            NextValue(dmi_wen, 0),
+        )
+
+        # "monitor" mode fires off a STAT request
+        dmifsm.act("FIRE_MONITOR",
+            (NextValue(dmi_req, 1),
+             NextValue(dmi_addr, 1), # DMI STAT address
+             NextValue(dmi_din, 0),
+             NextValue(dmi_wen, 0), # read STAT
+             NextState("START"), # back to start on next cycle
+            )
+        )
+
+        self.comb += xer_so.eq((dbg_dout & 1) == 1)
+        self.comb += xer_ca.eq((dbg_dout & 4) == 4)
+        self.comb += xer_ca32.eq((dbg_dout & 8) == 8)
+        self.comb += xer_ov.eq((dbg_dout & 16) == 16)
+        self.comb += xer_ov32.eq((dbg_dout & 32) == 32)
+
+        # debug messages out
+        self.sync += If(dbg_msg,
+            (If(active_dbg & (dbg_addr == 0b10), # PC
+                Display("pc : %016x", dbg_dout),
+             ),
+             If(dbg_addr == 0b10, # PC
+                 pc.eq(dbg_dout),     # capture PC
+             ),
+             #If(dbg_addr == 0b11, # MSR
+             #   Display("    msr: %016x", dbg_dout),
+             #),
+             If(dbg_addr == 0b1000, # CR
+                Display("    cr : %016x", dbg_dout),
+             ),
+             If(dbg_addr == 0b1001, # XER
+                Display("    xer: so %d ca %d 32 %d ov %d 32 %d",
+                            xer_so, xer_ca, xer_ca32, xer_ov, xer_ov32),
+             ),
+             If(dbg_addr == 0b101, # GPR
+                Display("    gpr: %016x", dbg_dout),
+             ),
+            # also check if this is a "stat"
+            If(dbg_addr == 1, # requested a STAT
+                #Display("    stat: %x", dbg_dout),
+                If(dbg_dout & 2, # bit 2 of STAT is "stopped" mode
+                     dmirunning.eq(1), # continue running
+                     dmi_monitor.eq(0), # and stop monitor mode
+                ),
+            ),
+             dbg_msg.eq(0)
+            )
+        )
+
+        # kick off a "stop"
+        self.sync += If(uptime == 0,
+            (dmi_addr.eq(0), # CTRL
+             dmi_din.eq(1<<0), # STOP
+             dmi_req.eq(1),
+             dmi_wen.eq(1),
+            )
+        )
+
+        self.sync += If(uptime == 4,
+             dmirunning.eq(1),
+        )
+
+        self.sync += If(dmirunning,
+             dmicount.eq(dmicount + 1),
+        )
+
+        # loop every 1<<N cycles
+        cyclewid = 9
+
+        # get the PC
+        self.sync += If(dmicount == 4,
+            (dmi_addr.eq(0b10), # NIA
+             dmi_req.eq(1),
+             dmi_wen.eq(0),
+            )
+        )
+
+        # kick off a "step"
+        self.sync += If(dmicount == 8,
+            (dmi_addr.eq(0), # CTRL
+             dmi_din.eq(1<<3), # STEP
+             dmi_req.eq(1),
+             dmi_wen.eq(1),
+             dmirunning.eq(0), # stop counter, need to fire "monitor"
+             dmi_monitor.eq(1), # start "monitor" instead
+            )
+        )
+
+        # limit range of pc for debug reporting
+        #self.comb += active_dbg.eq((0x378c <= pc) & (pc <= 0x38d8))
+        #self.comb += active_dbg.eq((0x0 < pc) & (pc < 0x58))
+        self.comb += active_dbg.eq(1)
+
+
+        # get the MSR
+        self.sync += If(active_dbg & (dmicount == 12),
+            (dmi_addr.eq(0b11), # MSR
+             dmi_req.eq(1),
+             dmi_wen.eq(0),
+            )
+        )
+
+        if cpu == "libresoc":
+            #self.comb += active_dbg_cr.eq((0x10300 <= pc) & (pc <= 0x12600))
+            self.comb += active_dbg_cr.eq(0)
+
+            # get the CR
+            self.sync += If(active_dbg_cr & (dmicount == 16),
+                (dmi_addr.eq(0b1000), # CR
+                 dmi_req.eq(1),
+                 dmi_wen.eq(0),
+                )
+            )
+
+            #self.comb += active_dbg_xer.eq((0x10300 <= pc) & (pc <= 0x1094c))
+            self.comb += active_dbg_xer.eq(active_dbg_cr)
+
+            # get the CR
+            self.sync += If(active_dbg_xer & (dmicount == 20),
+                (dmi_addr.eq(0b1001), # XER
+                 dmi_req.eq(1),
+                 dmi_wen.eq(0),
+                )
+            )
+
+        # read all 32 GPRs
+        for i in range(32):
+            self.sync += If(active_dbg & (dmicount == 24+(i*8)),
+                (dmi_addr.eq(0b100), # GSPR addr
+                 dmi_din.eq(i), # r1
+                 dmi_req.eq(1),
+                 dmi_wen.eq(1),
+                )
+            )
+
+            self.sync += If(active_dbg & (dmicount == 28+(i*8)),
+                (dmi_addr.eq(0b101), # GSPR data
+                 dmi_req.eq(1),
+                 dmi_wen.eq(0),
+                )
+            )
+
+        # monitor bbus read/write
+        self.sync += If(active_dbg & self.cpu.dbus.stb & self.cpu.dbus.ack,
+            Display("    [%06x] dadr: %8x, we %d s %01x w %016x r: %016x",
+                #uptime,
+                0,
+                self.cpu.dbus.adr,
+                self.cpu.dbus.we,
+                self.cpu.dbus.sel,
+                self.cpu.dbus.dat_w,
+                self.cpu.dbus.dat_r
+            )
+        )
+
+        return
+
+        # monitor ibus write
+        self.sync += If(active_dbg & self.cpu.ibus.stb & self.cpu.ibus.ack &
+                        self.cpu.ibus.we,
+            Display("    [%06x] iadr: %8x, s %01x w %016x",
+                #uptime,
+                0,
+                self.cpu.ibus.adr,
+                self.cpu.ibus.sel,
+                self.cpu.ibus.dat_w,
+            )
+        )
+        # monitor ibus read
+        self.sync += If(active_dbg & self.cpu.ibus.stb & self.cpu.ibus.ack &
+                        ~self.cpu.ibus.we,
+            Display("    [%06x] iadr: %8x, s %01x r %016x",
+                #uptime,
+                0,
+                self.cpu.ibus.adr,
+                self.cpu.ibus.sel,
+                self.cpu.ibus.dat_r
+            )
+        )
+
+# Build -----------------------------------------------------------------------
+
+def main():
+    parser = argparse.ArgumentParser(description="LiteX LibreSoC CPU Sim")
+    parser.add_argument("--cpu",          default="libresoc",
+                        help="CPU to use: libresoc (default) or microwatt")
+    parser.add_argument("--platform",     default="sim",
+                        help="platform (sim or ls180)")
+    parser.add_argument("--debug",        action="store_true",
+                        help="Enable debug traces")
+    parser.add_argument("--trace",        action="store_true",
+                        help="Enable tracing")
+    parser.add_argument("--trace-start",  default=0,
+                        help="Cycle to start FST tracing")
+    parser.add_argument("--trace-end",    default=-1,
+                        help="Cycle to end FST tracing")
+    parser.add_argument("--build", action="store_true", help="Build bitstream")
+    args = parser.parse_args()
+
+
+    if args.platform == 'ls180':
+        soc = LibreSoCSim(cpu=args.cpu, debug=args.debug,
+                          platform=args.platform)
+        builder = Builder(soc, compile_gateware = True)
+        builder.build(run         = True)
+        os.chdir("../")
+    else:
+
+        sim_config = SimConfig(default_clk="sys_clk")
+        sim_config.add_module("serial2console", "serial")
+
+        for i in range(2):
+            soc = LibreSoCSim(cpu=args.cpu, debug=args.debug,
+                              platform=args.platform)
+            builder = Builder(soc, compile_gateware = i!=0)
+            builder.build(sim_config=sim_config,
+                run         = i!=0,
+                trace       = args.trace,
+                trace_start = int(args.trace_start),
+                trace_end   = int(args.trace_end),
+                trace_fst   = 0)
+            os.chdir("../")
+
+if __name__ == "__main__":
+    main()
diff --git a/src/soc/litex/florent_old/microwatt/__init__.py b/src/soc/litex/florent_old/microwatt/__init__.py
new file mode 100644 (file)
index 0000000..e4ad29b
--- /dev/null
@@ -0,0 +1 @@
+from microwatt.core import Microwatt
diff --git a/src/soc/litex/florent_old/microwatt/boot-helper.S b/src/soc/litex/florent_old/microwatt/boot-helper.S
new file mode 100644 (file)
index 0000000..8dc226d
--- /dev/null
@@ -0,0 +1,4 @@
+.section    .text, "ax", @progbits
+.global     boot_helper
+boot_helper:
+       nop # FIXME
diff --git a/src/soc/litex/florent_old/microwatt/core.py b/src/soc/litex/florent_old/microwatt/core.py
new file mode 100644 (file)
index 0000000..1dbeb34
--- /dev/null
@@ -0,0 +1,118 @@
+# This file is Copyright (c) 2019 Florent Kermarrec <florent@enjoy-digital.fr>
+# This file is Copyright (c) 2019 Benjamin Herrenschmidt <benh@ozlabs.org>
+# License: BSD
+
+import os
+
+from migen import ClockSignal, ResetSignal, Signal, Instance, Cat
+
+from litex.soc.interconnect import wishbone
+from litex.soc.cores.cpu import CPU
+
+
+CPU_VARIANTS = ["standard"]
+
+
+class Microwatt(CPU):
+    name                 = "microwatt"
+    human_name           = "Microwatt"
+    variants             = CPU_VARIANTS
+    data_width           = 64
+    endianness           = "little"
+    gcc_triple           = ("powerpc64le-linux", "powerpc64le-linux-gnu")
+    linker_output_format = "elf64-powerpcle"
+    nop                  = "nop"
+    io_regions           = {0xc0000000: 0x10000000} # origin, length
+
+    @property
+    def mem_map(self):
+        return {"csr": 0xc0000000}
+
+    @property
+    def gcc_flags(self):
+        flags  = "-m64 "
+        flags += "-mabi=elfv2 "
+        flags += "-msoft-float "
+        flags += "-mno-string "
+        flags += "-mno-multiple "
+        flags += "-mno-vsx "
+        flags += "-mno-altivec "
+        flags += "-mlittle-endian "
+        flags += "-mstrict-align "
+        flags += "-fno-stack-protector "
+        flags += "-mcmodel=small "
+        flags += "-D__microwatt__ "
+        return flags
+
+    def __init__(self, platform, variant="standard"):
+        self.platform     = platform
+        self.variant      = variant
+        self.reset        = Signal()
+        self.ibus = ibus = wishbone.Interface(data_width=64, adr_width=29)
+        self.dbus = dbus = wishbone.Interface(data_width=64, adr_width=29)
+        self.periph_buses = [ibus, dbus]
+        self.memory_buses = []
+
+        self.dmi_addr = Signal(4)
+        self.dmi_din = Signal(64)
+        self.dmi_dout = Signal(64)
+        self.dmi_wr = Signal(1)
+        self.dmi_ack = Signal(1)
+        self.dmi_req = Signal(1)
+
+        # # #
+
+        self.cpu_params = dict(
+            # Clock / Reset
+            i_clk                 = ClockSignal(),
+            i_rst                 = ResetSignal() | self.reset,
+
+            # Wishbone instruction bus
+            i_wishbone_insn_dat_r = ibus.dat_r,
+            i_wishbone_insn_ack   = ibus.ack,
+            i_wishbone_insn_stall = ibus.cyc & ~ibus.ack, # No burst support
+
+            o_wishbone_insn_adr   = Cat(Signal(3), ibus.adr),
+            o_wishbone_insn_dat_w = ibus.dat_w,
+            o_wishbone_insn_cyc   = ibus.cyc,
+            o_wishbone_insn_stb   = ibus.stb,
+            o_wishbone_insn_sel   = ibus.sel,
+            o_wishbone_insn_we    = ibus.we,
+
+            # Wishbone data bus
+            i_wishbone_data_dat_r = dbus.dat_r,
+            i_wishbone_data_ack   = dbus.ack,
+            i_wishbone_data_stall = dbus.cyc & ~dbus.ack, # No burst support
+
+            o_wishbone_data_adr   = Cat(Signal(3), dbus.adr),
+            o_wishbone_data_dat_w = dbus.dat_w,
+            o_wishbone_data_cyc   = dbus.cyc,
+            o_wishbone_data_stb   = dbus.stb,
+            o_wishbone_data_sel   = dbus.sel,
+            o_wishbone_data_we    = dbus.we,
+
+
+            # Debug bus
+            i_dmi_addr            = self.dmi_addr,
+            i_dmi_din             = self.dmi_din,
+            o_dmi_dout            = self.dmi_dout,
+            i_dmi_req             = self.dmi_req,
+            i_dmi_wr              = self.dmi_wr,
+            o_dmi_ack             = self.dmi_ack,
+        )
+
+        # add vhdl sources
+        self.add_sources(platform)
+
+    def set_reset_address(self, reset_address):
+        assert not hasattr(self, "reset_address")
+        self.reset_address = reset_address
+        assert reset_address == 0x00000000
+
+    @staticmethod
+    def add_sources(platform):
+        cdir = os.path.dirname(__file__)
+        platform.add_source(os.path.join(cdir, "microwatt.v"))
+
+    def do_finalize(self):
+        self.specials += Instance("microwatt_wrapper", **self.cpu_params)
diff --git a/src/soc/litex/florent_old/microwatt/crt0.S b/src/soc/litex/florent_old/microwatt/crt0.S
new file mode 100644 (file)
index 0000000..e03ac0b
--- /dev/null
@@ -0,0 +1,93 @@
+/* Copyright 2013-2014 IBM Corp.
+ *
+ * Licensed under the Apache License, Version 2.0 (the "License");
+ * you may not use this file except in compliance with the License.
+ * You may obtain a copy of the License at
+ *
+ *     http://www.apache.org/licenses/LICENSE-2.0
+ *
+ * Unless required by applicable law or agreed to in writing, software
+ * distributed under the License is distributed on an "AS IS" BASIS,
+ * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or
+ * implied.
+ * See the License for the specific language governing permissions and
+ * limitations under the License.
+ */
+
+#define FIXUP_ENDIAN                                              \
+       tdi   0,0,0x48;   /* Reverse endian of b . + 8          */ \
+       b     191f;       /* Skip trampoline if endian is good  */ \
+       .long 0xa600607d; /* mfmsr r11                          */ \
+       .long 0x01006b69; /* xori r11,r11,1                     */ \
+       .long 0x05009f42; /* bcl 20,31,$+4                      */ \
+       .long 0xa602487d; /* mflr r10                           */ \
+       .long 0x14004a39; /* addi r10,r10,20                    */ \
+       .long 0xa64b5a7d; /* mthsrr0 r10                        */ \
+       .long 0xa64b7b7d; /* mthsrr1 r11                        */ \
+       .long 0x2402004c; /* hrfid                              */ \
+191:
+
+
+/* Load an immediate 64-bit value into a register */
+#define LOAD_IMM64(r, e)                       \
+       lis     r,(e)@highest;                  \
+       ori     r,r,(e)@higher;                 \
+       rldicr  r,r, 32, 31;                    \
+       oris    r,r, (e)@h;                     \
+       ori     r,r, (e)@l;
+
+       . = 0
+.global _start
+_start:
+       FIXUP_ENDIAN
+
+       /* setup stack */
+       LOAD_IMM64(%r1, _fstack - 0x100)
+       LOAD_IMM64(%r12, main)
+       mtctr   %r12,
+       bctrl
+       b .
+
+#define EXCEPTION(nr)          \
+       .=  nr;      \
+       b       .
+
+       /* More exception stubs */
+       EXCEPTION(0x100)
+       EXCEPTION(0x200)
+       EXCEPTION(0x300)
+       EXCEPTION(0x380)
+       EXCEPTION(0x400)
+       EXCEPTION(0x480)
+       EXCEPTION(0x500)
+       EXCEPTION(0x600)
+       EXCEPTION(0x700)
+       EXCEPTION(0x800)
+       EXCEPTION(0x900)
+       EXCEPTION(0x980)
+       EXCEPTION(0xa00)
+       EXCEPTION(0xb00)
+       EXCEPTION(0xc00)
+       EXCEPTION(0xd00)
+       EXCEPTION(0xe00)
+       EXCEPTION(0xe20)
+       EXCEPTION(0xe40)
+       EXCEPTION(0xe60)
+       EXCEPTION(0xe80)
+       EXCEPTION(0xf00)
+       EXCEPTION(0xf20)
+       EXCEPTION(0xf40)
+       EXCEPTION(0xf60)
+       EXCEPTION(0xf80)
+#if 0
+       EXCEPTION(0x1000)
+       EXCEPTION(0x1100)
+       EXCEPTION(0x1200)
+       EXCEPTION(0x1300)
+       EXCEPTION(0x1400)
+       EXCEPTION(0x1500)
+       EXCEPTION(0x1600)
+#endif
+
+       .text
+
diff --git a/src/soc/litex/florent_old/microwatt/irq.h b/src/soc/litex/florent_old/microwatt/irq.h
new file mode 100644 (file)
index 0000000..35beaed
--- /dev/null
@@ -0,0 +1,33 @@
+#ifndef __IRQ_H
+#define __IRQ_H
+
+static inline unsigned int irq_getie(void)
+{
+    return 0;
+}
+
+static inline void irq_setie(unsigned int ie)
+{
+    /*if(ie) csrs(); else csrc();*/
+}
+
+static inline unsigned int irq_getmask(void)
+{
+    unsigned int mask = 0;
+    //asm volatile ("csrr %0, %1" : "=r"(mask) : "i"(CSR_IRQ_MASK));
+    return mask;
+}
+
+static inline void irq_setmask(unsigned int mask)
+{
+    //asm volatile ("csrw %0, %1" :: "i"(CSR_IRQ_MASK), "r"(mask));
+}
+
+static inline unsigned int irq_pending(void)
+{
+    unsigned int pending = 0;
+    //asm volatile ("csrr %0, %1" : "=r"(pending) : "i"(CSR_IRQ_PENDING));
+    return pending;
+}
+
+#endif /* __IRQ_H */
diff --git a/src/soc/litex/florent_old/microwatt/microwatt.v b/src/soc/litex/florent_old/microwatt/microwatt.v
new file mode 100644 (file)
index 0000000..87dfc35
--- /dev/null
@@ -0,0 +1,25474 @@
+/* Generated by Yosys 0.9+3558 (git sha1 c66d1dfa, clang 9.0.1-12 -fPIC -Os) */
+
+module cache_ram_8_64_1489f923c4dca729178b3e3233458550d8dddf29(clk, rd_en, rd_addr, wr_sel, wr_addr, wr_data, rd_data);
+  wire [2047:0] _00_;
+  wire [7:0] _01_;
+  wire [2047:0] _02_;
+  wire [7:0] _03_;
+  wire [2047:0] _04_;
+  wire [7:0] _05_;
+  wire [2047:0] _06_;
+  wire [7:0] _07_;
+  wire [2047:0] _08_;
+  wire [7:0] _09_;
+  wire [2047:0] _10_;
+  wire [7:0] _11_;
+  wire [2047:0] _12_;
+  wire [7:0] _13_;
+  wire [2047:0] _14_;
+  wire [7:0] _15_;
+  input clk;
+  input [7:0] rd_addr;
+  output [63:0] rd_data;
+  input rd_en;
+  input [7:0] wr_addr;
+  input [63:0] wr_data;
+  input [7:0] wr_sel;
+  reg [7:0] \$mem$\17901  [255:0];
+  reg [7:0] \$mem$\17902  [255:0];
+  reg [7:0] \$mem$\17903  [255:0];
+  reg [7:0] \$mem$\17904  [255:0];
+  reg [7:0] \$mem$\17905  [255:0];
+  reg [7:0] \$mem$\17906  [255:0];
+  reg [7:0] \$mem$\17907  [255:0];
+  reg [7:0] \$mem$\17908  [255:0];
+  (* ram_style = "block" *)
+  reg [7:0] \17901  [255:0];
+  reg [7:0] _16_;
+  always @(posedge clk) begin
+    if (rd_en) _16_ <= \17901 [rd_addr];
+    if (wr_sel[0]) \17901 [wr_addr] <= wr_data[7:0];
+  end
+  assign _01_ = _16_;
+  (* ram_style = "block" *)
+  reg [7:0] \17902  [255:0];
+  reg [7:0] _17_;
+  always @(posedge clk) begin
+    if (rd_en) _17_ <= \17902 [rd_addr];
+    if (wr_sel[1]) \17902 [wr_addr] <= wr_data[15:8];
+  end
+  assign _03_ = _17_;
+  (* ram_style = "block" *)
+  reg [7:0] \17903  [255:0];
+  reg [7:0] _18_;
+  always @(posedge clk) begin
+    if (rd_en) _18_ <= \17903 [rd_addr];
+    if (wr_sel[2]) \17903 [wr_addr] <= wr_data[23:16];
+  end
+  assign _05_ = _18_;
+  (* ram_style = "block" *)
+  reg [7:0] \17904  [255:0];
+  reg [7:0] _19_;
+  always @(posedge clk) begin
+    if (rd_en) _19_ <= \17904 [rd_addr];
+    if (wr_sel[3]) \17904 [wr_addr] <= wr_data[31:24];
+  end
+  assign _07_ = _19_;
+  (* ram_style = "block" *)
+  reg [7:0] \17905  [255:0];
+  reg [7:0] _20_;
+  always @(posedge clk) begin
+    if (rd_en) _20_ <= \17905 [rd_addr];
+    if (wr_sel[4]) \17905 [wr_addr] <= wr_data[39:32];
+  end
+  assign _09_ = _20_;
+  (* ram_style = "block" *)
+  reg [7:0] \17906  [255:0];
+  reg [7:0] _21_;
+  always @(posedge clk) begin
+    if (rd_en) _21_ <= \17906 [rd_addr];
+    if (wr_sel[5]) \17906 [wr_addr] <= wr_data[47:40];
+  end
+  assign _11_ = _21_;
+  (* ram_style = "block" *)
+  reg [7:0] \17907  [255:0];
+  reg [7:0] _22_;
+  always @(posedge clk) begin
+    if (rd_en) _22_ <= \17907 [rd_addr];
+    if (wr_sel[6]) \17907 [wr_addr] <= wr_data[55:48];
+  end
+  assign _13_ = _22_;
+  (* ram_style = "block" *)
+  reg [7:0] \17908  [255:0];
+  reg [7:0] _23_;
+  always @(posedge clk) begin
+    if (rd_en) _23_ <= \17908 [rd_addr];
+    if (wr_sel[7]) \17908 [wr_addr] <= wr_data[63:56];
+  end
+  assign _15_ = _23_;
+  assign rd_data = { _15_, _13_, _11_, _09_, _07_, _05_, _03_, _01_ };
+endmodule
+
+module cache_ram_8_64_3f29546453678b855931c174a97d6c0894b8f546(clk, rd_en, rd_addr, wr_sel, wr_addr, wr_data, rd_data);
+  reg [63:0] _00_;
+  wire [2047:0] _01_;
+  wire [7:0] _02_;
+  wire [2047:0] _03_;
+  wire [7:0] _04_;
+  wire [2047:0] _05_;
+  wire [7:0] _06_;
+  wire [2047:0] _07_;
+  wire [7:0] _08_;
+  wire [2047:0] _09_;
+  wire [7:0] _10_;
+  wire [2047:0] _11_;
+  wire [7:0] _12_;
+  wire [2047:0] _13_;
+  wire [7:0] _14_;
+  wire [2047:0] _15_;
+  wire [7:0] _16_;
+  input clk;
+  input [7:0] rd_addr;
+  output [63:0] rd_data;
+  input rd_en;
+  input [7:0] wr_addr;
+  input [63:0] wr_data;
+  input [7:0] wr_sel;
+  reg [7:0] \$mem$\20460  [255:0];
+  reg [7:0] \$mem$\20461  [255:0];
+  reg [7:0] \$mem$\20462  [255:0];
+  reg [7:0] \$mem$\20463  [255:0];
+  reg [7:0] \$mem$\20464  [255:0];
+  reg [7:0] \$mem$\20465  [255:0];
+  reg [7:0] \$mem$\20466  [255:0];
+  reg [7:0] \$mem$\20467  [255:0];
+  always @(posedge clk)
+    _00_ <= { _16_, _14_, _12_, _10_, _08_, _06_, _04_, _02_ };
+  (* ram_style = "block" *)
+  reg [7:0] \20460  [255:0];
+  reg [7:0] _17_;
+  always @(posedge clk) begin
+    if (rd_en) _17_ <= \20460 [rd_addr];
+    if (wr_sel[0]) \20460 [wr_addr] <= wr_data[7:0];
+  end
+  assign _02_ = _17_;
+  (* ram_style = "block" *)
+  reg [7:0] \20461  [255:0];
+  reg [7:0] _18_;
+  always @(posedge clk) begin
+    if (rd_en) _18_ <= \20461 [rd_addr];
+    if (wr_sel[1]) \20461 [wr_addr] <= wr_data[15:8];
+  end
+  assign _04_ = _18_;
+  (* ram_style = "block" *)
+  reg [7:0] \20462  [255:0];
+  reg [7:0] _19_;
+  always @(posedge clk) begin
+    if (rd_en) _19_ <= \20462 [rd_addr];
+    if (wr_sel[2]) \20462 [wr_addr] <= wr_data[23:16];
+  end
+  assign _06_ = _19_;
+  (* ram_style = "block" *)
+  reg [7:0] \20463  [255:0];
+  reg [7:0] _20_;
+  always @(posedge clk) begin
+    if (rd_en) _20_ <= \20463 [rd_addr];
+    if (wr_sel[3]) \20463 [wr_addr] <= wr_data[31:24];
+  end
+  assign _08_ = _20_;
+  (* ram_style = "block" *)
+  reg [7:0] \20464  [255:0];
+  reg [7:0] _21_;
+  always @(posedge clk) begin
+    if (rd_en) _21_ <= \20464 [rd_addr];
+    if (wr_sel[4]) \20464 [wr_addr] <= wr_data[39:32];
+  end
+  assign _10_ = _21_;
+  (* ram_style = "block" *)
+  reg [7:0] \20465  [255:0];
+  reg [7:0] _22_;
+  always @(posedge clk) begin
+    if (rd_en) _22_ <= \20465 [rd_addr];
+    if (wr_sel[5]) \20465 [wr_addr] <= wr_data[47:40];
+  end
+  assign _12_ = _22_;
+  (* ram_style = "block" *)
+  reg [7:0] \20466  [255:0];
+  reg [7:0] _23_;
+  always @(posedge clk) begin
+    if (rd_en) _23_ <= \20466 [rd_addr];
+    if (wr_sel[6]) \20466 [wr_addr] <= wr_data[55:48];
+  end
+  assign _14_ = _23_;
+  (* ram_style = "block" *)
+  reg [7:0] \20467  [255:0];
+  reg [7:0] _24_;
+  always @(posedge clk) begin
+    if (rd_en) _24_ <= \20467 [rd_addr];
+    if (wr_sel[7]) \20467 [wr_addr] <= wr_data[63:56];
+  end
+  assign _16_ = _24_;
+  assign rd_data = _00_;
+endmodule
+
+module control_1(clk, rst, complete_in, valid_in, flush_in, stall_in, sgl_pipe_in, stop_mark_in, gpr_write_valid_in, gpr_write_in, gpr_bypassable, gpr_a_read_valid_in, gpr_a_read_in, gpr_b_read_valid_in, gpr_b_read_in, gpr_c_read_valid_in, gpr_c_read_in, cr_read_in, cr_write_in, valid_out, stall_out, stopped_out, gpr_bypass_a, gpr_bypass_b, gpr_bypass_c);
+  wire _00_;
+  wire _01_;
+  wire _02_;
+  wire _03_;
+  wire _04_;
+  wire _05_;
+  wire _06_;
+  wire _07_;
+  reg _08_ = 1'h1;
+  wire _09_;
+  wire _10_;
+  wire _11_;
+  wire _12_;
+  wire [31:0] _13_;
+  wire [2:0] _14_;
+  wire [4:0] _15_;
+  wire _16_;
+  wire _17_;
+  wire _18_;
+  wire _19_;
+  wire _20_;
+  wire _21_;
+  wire [1:0] _22_;
+  wire _23_;
+  wire _24_;
+  wire _25_;
+  wire _26_;
+  wire [1:0] _27_;
+  wire _28_;
+  wire _29_;
+  wire _30_;
+  wire _31_;
+  wire _32_;
+  wire [1:0] _33_;
+  wire _34_;
+  wire _35_;
+  wire _36_;
+  wire _37_;
+  wire [1:0] _38_;
+  wire _39_;
+  wire _40_;
+  wire _41_;
+  wire _42_;
+  wire [1:0] _43_;
+  wire _44_;
+  wire _45_;
+  wire _46_;
+  wire [1:0] _47_;
+  wire _48_;
+  wire _49_;
+  wire [1:0] _50_;
+  wire _51_;
+  wire _52_;
+  wire [31:0] _53_;
+  wire [2:0] _54_;
+  input clk;
+  input complete_in;
+  input cr_read_in;
+  wire cr_stall_out;
+  input cr_write_in;
+  wire cr_write_valid;
+  input flush_in;
+  input [5:0] gpr_a_read_in;
+  input gpr_a_read_valid_in;
+  input [5:0] gpr_b_read_in;
+  input gpr_b_read_valid_in;
+  output gpr_bypass_a;
+  output gpr_bypass_b;
+  output gpr_bypass_c;
+  input gpr_bypassable;
+  input [4:0] gpr_c_read_in;
+  input gpr_c_read_valid_in;
+  input [5:0] gpr_write_in;
+  wire gpr_write_valid;
+  input gpr_write_valid_in;
+  reg [4:0] r_int = 5'h00;
+  input rst;
+  input sgl_pipe_in;
+  wire stall_a_out;
+  wire stall_b_out;
+  wire stall_c_out;
+  input stall_in;
+  output stall_out;
+  input stop_mark_in;
+  output stopped_out;
+  input valid_in;
+  output valid_out;
+  assign _03_ = $signed({ r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4:2] }) >= $signed(32'd0);
+  assign _04_ = $signed({ r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4:2] }) <= $signed(32'd2);
+  assign _05_ = _03_ & _04_;
+  assign _06_ = ~ 1'h1;
+  assign _07_ = _06_ | _05_;
+  always @(posedge clk)
+    _08_ <= _07_;
+  always @(posedge clk)
+    r_int <= { _54_, _50_ };
+  assign _09_ = ~ flush_in;
+  assign _10_ = valid_in & _09_;
+  assign _11_ = ~ stall_in;
+  assign _12_ = _10_ & _11_;
+  assign _13_ = { r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4], r_int[4:2] } - 32'd1;
+  assign _14_ = complete_in ? _13_[2:0] : r_int[4:2];
+  assign _15_ = rst ? 5'h00 : { _14_, r_int[1:0] };
+  assign _16_ = rst ? 1'h0 : _12_;
+  assign _17_ = rst ? 1'h0 : stall_in;
+  assign _18_ = { _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4:2] } == 32'd0;
+  assign _19_ = stop_mark_in & _18_;
+  assign _20_ = _19_ ? 1'h1 : 1'h0;
+  assign _21_ = { _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4:2] } != 32'd0;
+  assign _22_ = _21_ ? 2'h1 : 2'h2;
+  assign _23_ = _21_ ? 1'h1 : _17_;
+  assign _24_ = stall_a_out | stall_b_out;
+  assign _25_ = _24_ | stall_c_out;
+  assign _26_ = _25_ | cr_stall_out;
+  assign _27_ = _29_ ? _22_ : _15_[1:0];
+  assign _28_ = sgl_pipe_in ? _23_ : _26_;
+  assign _29_ = _16_ & sgl_pipe_in;
+  assign _30_ = _16_ ? _28_ : _17_;
+  assign _31_ = r_int[1:0] == 2'h0;
+  assign _32_ = { _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4:2] } == 32'd0;
+  assign _33_ = _32_ ? 2'h2 : _15_[1:0];
+  assign _34_ = _32_ ? _17_ : 1'h1;
+  assign _35_ = r_int[1:0] == 2'h1;
+  assign _36_ = { _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4:2] } == 32'd0;
+  assign _37_ = { _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4:2] } != 32'd0;
+  assign _38_ = _37_ ? 2'h1 : 2'h2;
+  assign _39_ = _37_ ? 1'h1 : _17_;
+  assign _40_ = stall_a_out | stall_b_out;
+  assign _41_ = _40_ | stall_c_out;
+  assign _42_ = _41_ | cr_stall_out;
+  assign _43_ = _45_ ? _38_ : 2'h0;
+  assign _44_ = sgl_pipe_in ? _39_ : _42_;
+  assign _45_ = _16_ & sgl_pipe_in;
+  assign _46_ = _16_ ? _44_ : _17_;
+  assign _47_ = _36_ ? _43_ : _15_[1:0];
+  assign _48_ = _36_ ? _46_ : 1'h1;
+  assign _49_ = r_int[1:0] == 2'h2;
+  function [1:0] \18110 ;
+    input [1:0] a;
+    input [5:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \18110  = b[1:0];
+      3'b?1?:
+        \18110  = b[3:2];
+      3'b1??:
+        \18110  = b[5:4];
+      default:
+        \18110  = a;
+    endcase
+  endfunction
+  assign _50_ = \18110 (2'hx, { _47_, _33_, _27_ }, { _49_, _35_, _31_ });
+  function [0:0] \18113 ;
+    input [0:0] a;
+    input [2:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \18113  = b[0:0];
+      3'b?1?:
+        \18113  = b[1:1];
+      3'b1??:
+        \18113  = b[2:2];
+      default:
+        \18113  = a;
+    endcase
+  endfunction
+  assign _51_ = \18113 (1'hx, { _48_, _34_, _30_ }, { _49_, _35_, _31_ });
+  assign _52_ = _51_ ? 1'h0 : _16_;
+  assign _53_ = { _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4], _15_[4:2] } + 32'd1;
+  assign gpr_write_valid = _52_ ? gpr_write_valid_in : 1'h0;
+  assign cr_write_valid = _52_ ? cr_write_in : 1'h0;
+  assign _54_ = _52_ ? _53_[2:0] : _15_[4:2];
+  cr_hazard_1 cr_hazard0 (
+    .clk(clk),
+    .cr_read_in(cr_read_in),
+    .cr_write_in(cr_write_valid),
+    .stall_in(stall_in),
+    .stall_out(cr_stall_out)
+  );
+  gpr_hazard_1 gpr_hazard0 (
+    .bypass_avail(gpr_bypassable),
+    .clk(clk),
+    .gpr_read_in(gpr_a_read_in),
+    .gpr_read_valid_in(gpr_a_read_valid_in),
+    .gpr_write_in(gpr_write_in),
+    .gpr_write_valid_in(gpr_write_valid),
+    .stall_in(stall_in),
+    .stall_out(stall_a_out),
+    .use_bypass(_00_)
+  );
+  gpr_hazard_1 gpr_hazard1 (
+    .bypass_avail(gpr_bypassable),
+    .clk(clk),
+    .gpr_read_in(gpr_b_read_in),
+    .gpr_read_valid_in(gpr_b_read_valid_in),
+    .gpr_write_in(gpr_write_in),
+    .gpr_write_valid_in(gpr_write_valid),
+    .stall_in(stall_in),
+    .stall_out(stall_b_out),
+    .use_bypass(_01_)
+  );
+  gpr_hazard_1 gpr_hazard2 (
+    .bypass_avail(gpr_bypassable),
+    .clk(clk),
+    .gpr_read_in({ 1'h0, gpr_c_read_in }),
+    .gpr_read_valid_in(gpr_c_read_valid_in),
+    .gpr_write_in(gpr_write_in),
+    .gpr_write_valid_in(gpr_write_valid),
+    .stall_in(stall_in),
+    .stall_out(stall_c_out),
+    .use_bypass(_02_)
+  );
+  assign valid_out = _52_;
+  assign stall_out = _51_;
+  assign stopped_out = _20_;
+  assign gpr_bypass_a = _00_;
+  assign gpr_bypass_b = _01_;
+  assign gpr_bypass_c = _02_;
+endmodule
+
+module core_71ba14ecdd9e9507b1aeafd985ac12164cac4c4e(clk, rst, alt_reset, wishbone_insn_in, wishbone_data_in, dmi_addr, dmi_din, dmi_req, dmi_wr, ext_irq, wishbone_insn_out, wishbone_data_out, dmi_dout, dmi_ack, terminated_out);
+  wire [106:0] _0_;
+  wire _1_;
+  wire [106:0] _2_;
+  wire [63:0] _3_;
+  wire _4_;
+  wire _5_;
+  input alt_reset;
+  reg alt_reset_d;
+  input clk;
+  wire complete;
+  wire core_rst;
+  wire [36:0] cr_file_to_decode2;
+  wire dbg_core_is_stopped;
+  wire dbg_core_rst;
+  wire dbg_core_stop;
+  wire dbg_gpr_ack;
+  wire [5:0] dbg_gpr_addr;
+  wire [63:0] dbg_gpr_data;
+  wire dbg_gpr_req;
+  wire dbg_icache_rst;
+  wire dcache_stall_out;
+  wire [67:0] dcache_to_loadstore1;
+  wire [66:0] dcache_to_mmu;
+  wire [147:0] decode1_to_decode2;
+  wire decode2_stall_in;
+  wire decode2_stall_out;
+  wire decode2_to_cr_file;
+  wire [374:0] decode2_to_execute1;
+  wire [19:0] decode2_to_register_file;
+  output dmi_ack;
+  input [3:0] dmi_addr;
+  input [63:0] dmi_din;
+  output [63:0] dmi_dout;
+  input dmi_req;
+  input dmi_wr;
+  wire ex1_icache_inval;
+  wire ex1_stall_out;
+  wire [66:0] execute1_to_fetch1;
+  wire [321:0] execute1_to_loadstore1;
+  wire [190:0] execute1_to_writeback;
+  input ext_irq;
+  wire fetch1_stall_in;
+  wire [67:0] fetch1_to_icache;
+  wire [98:0] fetch2_to_decode1;
+  wire flush;
+  wire icache_stall_out;
+  wire [98:0] icache_to_fetch2;
+  wire [142:0] loadstore1_to_dcache;
+  wire [6:0] loadstore1_to_execute1;
+  wire [144:0] loadstore1_to_mmu;
+  wire [77:0] loadstore1_to_writeback;
+  wire ls1_stall_out;
+  wire [131:0] mmu_to_dcache;
+  wire [130:0] mmu_to_icache;
+  wire [69:0] mmu_to_loadstore1;
+  wire [63:0] msr;
+  wire [191:0] register_file_to_decode2;
+  input rst;
+  reg rst_dbg = 1'h1;
+  reg rst_dcache = 1'h1;
+  reg rst_dec1 = 1'h1;
+  reg rst_dec2 = 1'h1;
+  reg rst_ex1 = 1'h1;
+  reg rst_fetch1 = 1'h1;
+  reg rst_fetch2 = 1'h1;
+  reg rst_icache = 1'h1;
+  reg rst_ls1 = 1'h1;
+  wire sim_cr_dump;
+  wire terminate;
+  output terminated_out;
+  input [65:0] wishbone_data_in;
+  output [106:0] wishbone_data_out;
+  input [65:0] wishbone_insn_in;
+  output [106:0] wishbone_insn_out;
+  wire [46:0] writeback_to_cr_file;
+  wire [70:0] writeback_to_register_file;
+  assign decode2_stall_in = ex1_stall_out | ls1_stall_out;
+  assign core_rst = dbg_core_rst | rst;
+  always @(posedge clk)
+    rst_fetch1 <= core_rst;
+  always @(posedge clk)
+    rst_fetch2 <= core_rst;
+  always @(posedge clk)
+    rst_icache <= core_rst;
+  always @(posedge clk)
+    rst_dcache <= core_rst;
+  always @(posedge clk)
+    rst_dec1 <= core_rst;
+  always @(posedge clk)
+    rst_dec2 <= core_rst;
+  always @(posedge clk)
+    rst_ex1 <= core_rst;
+  always @(posedge clk)
+    rst_ls1 <= core_rst;
+  always @(posedge clk)
+    rst_dbg <= rst;
+  always @(posedge clk)
+    alt_reset_d <= alt_reset;
+  assign fetch1_stall_in = icache_stall_out | decode2_stall_out;
+  assign _1_ = dbg_icache_rst | ex1_icache_inval;
+  cr_file_5ba93c9db0cff93f52b521d7420e43f6eda2784f cr_file_0 (
+    .clk(clk),
+    .d_in(decode2_to_cr_file),
+    .d_out(cr_file_to_decode2),
+    .sim_dump(sim_cr_dump),
+    .w_in(writeback_to_cr_file)
+  );
+  dcache_64_32_2_64_2_12 dcache_0 (
+    .clk(clk),
+    .d_in(loadstore1_to_dcache),
+    .d_out(dcache_to_loadstore1),
+    .m_in(mmu_to_dcache),
+    .m_out(dcache_to_mmu),
+    .rst(rst_dcache),
+    .stall_out(dcache_stall_out),
+    .wishbone_in(wishbone_data_in),
+    .wishbone_out(_2_)
+  );
+  core_debug debug_0 (
+    .clk(clk),
+    .core_rst(dbg_core_rst),
+    .core_stop(dbg_core_stop),
+    .core_stopped(dbg_core_is_stopped),
+    .dbg_gpr_ack(dbg_gpr_ack),
+    .dbg_gpr_addr(dbg_gpr_addr),
+    .dbg_gpr_data(dbg_gpr_data),
+    .dbg_gpr_req(dbg_gpr_req),
+    .dmi_ack(_4_),
+    .dmi_addr(dmi_addr),
+    .dmi_din(dmi_din),
+    .dmi_dout(_3_),
+    .dmi_req(dmi_req),
+    .dmi_wr(dmi_wr),
+    .icache_rst(dbg_icache_rst),
+    .msr(msr),
+    .nia(fetch1_to_icache[67:4]),
+    .rst(rst_dbg),
+    .terminate(terminate),
+    .terminated_out(_5_)
+  );
+  decode1 decode1_0 (
+    .clk(clk),
+    .d_out(decode1_to_decode2),
+    .f_in(fetch2_to_decode1),
+    .flush_in(flush),
+    .rst(rst_dec1),
+    .stall_in(decode2_stall_out)
+  );
+  decode2_bf8b4530d8d246dd74ac53a13471bba17941dff7 decode2_0 (
+    .c_in(cr_file_to_decode2),
+    .c_out(decode2_to_cr_file),
+    .clk(clk),
+    .complete_in(complete),
+    .d_in(decode1_to_decode2),
+    .e_out(decode2_to_execute1),
+    .flush_in(flush),
+    .r_in(register_file_to_decode2),
+    .r_out(decode2_to_register_file),
+    .rst(rst_dec2),
+    .stall_in(decode2_stall_in),
+    .stall_out(decode2_stall_out),
+    .stopped_out(dbg_core_is_stopped)
+  );
+  execute1_bf8b4530d8d246dd74ac53a13471bba17941dff7 execute1_0 (
+    .clk(clk),
+    .dbg_msr_out(msr),
+    .e_in(decode2_to_execute1),
+    .e_out(execute1_to_writeback),
+    .ext_irq_in(ext_irq),
+    .f_out(execute1_to_fetch1),
+    .flush_out(flush),
+    .icache_inval(ex1_icache_inval),
+    .l_in(loadstore1_to_execute1),
+    .l_out(execute1_to_loadstore1),
+    .rst(rst_ex1),
+    .stall_out(ex1_stall_out),
+    .terminate_out(terminate)
+  );
+  fetch1_3f28fda38b1ec2f6fdb16c0bce5a53c28d1424e5 fetch1_0 (
+    .alt_reset_in(alt_reset_d),
+    .clk(clk),
+    .e_in(execute1_to_fetch1),
+    .flush_in(flush),
+    .i_out(fetch1_to_icache),
+    .rst(rst_fetch1),
+    .stall_in(fetch1_stall_in),
+    .stop_in(dbg_core_stop)
+  );
+  fetch2 fetch2_0 (
+    .clk(clk),
+    .f_out(fetch2_to_decode1),
+    .flush_in(flush),
+    .i_in(icache_to_fetch2),
+    .rst(rst_fetch2),
+    .stall_in(decode2_stall_out)
+  );
+  icache_64_32_2_64_12_56_5ba93c9db0cff93f52b521d7420e43f6eda2784f icache_0 (
+    .clk(clk),
+    .flush_in(flush),
+    .i_in(fetch1_to_icache),
+    .i_out(icache_to_fetch2),
+    .inval_in(_1_),
+    .m_in(mmu_to_icache),
+    .rst(rst_icache),
+    .stall_out(icache_stall_out),
+    .wishbone_in(wishbone_insn_in),
+    .wishbone_out(_0_)
+  );
+  loadstore1 loadstore1_0 (
+    .clk(clk),
+    .d_in(dcache_to_loadstore1),
+    .d_out(loadstore1_to_dcache),
+    .dc_stall(dcache_stall_out),
+    .e_out(loadstore1_to_execute1),
+    .l_in(execute1_to_loadstore1),
+    .l_out(loadstore1_to_writeback),
+    .m_in(mmu_to_loadstore1),
+    .m_out(loadstore1_to_mmu),
+    .rst(rst_ls1),
+    .stall_out(ls1_stall_out)
+  );
+  mmu mmu_0 (
+    .clk(clk),
+    .d_in(dcache_to_mmu),
+    .d_out(mmu_to_dcache),
+    .i_out(mmu_to_icache),
+    .l_in(loadstore1_to_mmu),
+    .l_out(mmu_to_loadstore1),
+    .rst(core_rst)
+  );
+  register_file_5ba93c9db0cff93f52b521d7420e43f6eda2784f register_file_0 (
+    .clk(clk),
+    .d_in(decode2_to_register_file),
+    .d_out(register_file_to_decode2),
+    .dbg_gpr_ack(dbg_gpr_ack),
+    .dbg_gpr_addr(dbg_gpr_addr),
+    .dbg_gpr_data(dbg_gpr_data),
+    .dbg_gpr_req(dbg_gpr_req),
+    .sim_dump(terminate),
+    .sim_dump_done(sim_cr_dump),
+    .w_in(writeback_to_register_file)
+  );
+  writeback writeback_0 (
+    .c_out(writeback_to_cr_file),
+    .clk(clk),
+    .complete_out(complete),
+    .e_in(execute1_to_writeback),
+    .l_in(loadstore1_to_writeback),
+    .w_out(writeback_to_register_file)
+  );
+  assign wishbone_insn_out = _0_;
+  assign wishbone_data_out = _2_;
+  assign dmi_dout = _3_;
+  assign dmi_ack = _4_;
+  assign terminated_out = _5_;
+endmodule
+
+module core_debug(clk, rst, dmi_addr, dmi_din, dmi_req, dmi_wr, terminate, core_stopped, nia, msr, dbg_gpr_ack, dbg_gpr_data, dmi_dout, dmi_ack, core_stop, core_rst, icache_rst, dbg_gpr_req, dbg_gpr_addr, terminated_out);
+  wire _00_;
+  wire _01_;
+  wire _02_;
+  wire _03_;
+  wire _04_;
+  wire _05_;
+  wire _06_;
+  wire _07_;
+  wire [63:0] _08_;
+  wire _09_;
+  wire _10_;
+  wire _11_;
+  wire _12_;
+  wire _13_;
+  wire _14_;
+  wire _15_;
+  wire _16_;
+  wire _17_;
+  wire _18_;
+  wire _19_;
+  wire _20_;
+  wire [5:0] _21_;
+  wire _22_;
+  wire _23_;
+  wire _24_;
+  wire _25_;
+  wire _26_;
+  wire [5:0] _27_;
+  wire _28_;
+  wire _29_;
+  wire _30_;
+  wire _31_;
+  wire _32_;
+  wire [5:0] _33_;
+  wire _34_;
+  wire _35_;
+  wire _36_;
+  wire _37_;
+  wire _38_;
+  wire _39_;
+  wire _40_;
+  wire _41_;
+  wire _42_;
+  wire _43_;
+  wire _44_;
+  wire _45_;
+  wire _46_;
+  wire _47_;
+  wire [5:0] _48_;
+  wire _49_;
+  wire _50_;
+  input clk;
+  output core_rst;
+  output core_stop;
+  input core_stopped;
+  input dbg_gpr_ack;
+  output [5:0] dbg_gpr_addr;
+  input [63:0] dbg_gpr_data;
+  output dbg_gpr_req;
+  output dmi_ack;
+  input [3:0] dmi_addr;
+  input [63:0] dmi_din;
+  output [63:0] dmi_dout;
+  input dmi_req;
+  reg dmi_req_1;
+  input dmi_wr;
+  reg do_icreset;
+  reg do_reset;
+  reg do_step;
+  reg [5:0] gspr_index;
+  output icache_rst;
+  input [63:0] msr;
+  input [63:0] nia;
+  input rst;
+  reg stopping;
+  input terminate;
+  reg terminated;
+  output terminated_out;
+  assign _00_ = dmi_addr != 4'h5;
+  assign _01_ = _00_ ? dmi_req : dbg_gpr_ack;
+  assign _02_ = dmi_addr == 4'h5;
+  assign _03_ = _02_ ? dmi_req : 1'h0;
+  assign _04_ = dmi_addr == 4'h1;
+  assign _05_ = dmi_addr == 4'h2;
+  assign _06_ = dmi_addr == 4'h3;
+  assign _07_ = dmi_addr == 4'h5;
+  function [63:0] \17699 ;
+    input [63:0] a;
+    input [255:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \17699  = b[63:0];
+      4'b??1?:
+        \17699  = b[127:64];
+      4'b?1??:
+        \17699  = b[191:128];
+      4'b1???:
+        \17699  = b[255:192];
+      default:
+        \17699  = a;
+    endcase
+  endfunction
+  assign _08_ = \17699 (64'h0000000000000000, { dbg_gpr_data, msr, nia, 61'h0000000000000000, terminated, core_stopped, stopping }, { _07_, _06_, _05_, _04_ });
+  assign _09_ = ~ dmi_req_1;
+  assign _10_ = dmi_req & _09_;
+  assign _11_ = dmi_addr == 4'h0;
+  assign _12_ = dmi_din[1] ? 1'h1 : 1'h0;
+  assign _13_ = dmi_din[1] ? 1'h0 : terminated;
+  assign _14_ = dmi_din[0] ? 1'h1 : stopping;
+  assign _15_ = dmi_din[3] ? 1'h1 : 1'h0;
+  assign _16_ = dmi_din[3] ? 1'h0 : _13_;
+  assign _17_ = dmi_din[2] ? 1'h1 : 1'h0;
+  assign _18_ = dmi_din[4] ? 1'h0 : _14_;
+  assign _19_ = dmi_din[4] ? 1'h0 : _16_;
+  assign _20_ = dmi_addr == 4'h4;
+  assign _21_ = _20_ ? dmi_din[5:0] : gspr_index;
+  assign _22_ = _34_ ? _18_ : stopping;
+  assign _23_ = _11_ ? _15_ : 1'h0;
+  assign _24_ = _11_ ? _12_ : 1'h0;
+  assign _25_ = _11_ ? _17_ : 1'h0;
+  assign _26_ = _38_ ? _19_ : terminated;
+  assign _27_ = _11_ ? gspr_index : _21_;
+  assign _28_ = dmi_wr & _11_;
+  assign _29_ = dmi_wr ? _23_ : 1'h0;
+  assign _30_ = dmi_wr ? _24_ : 1'h0;
+  assign _31_ = dmi_wr ? _25_ : 1'h0;
+  assign _32_ = dmi_wr & _11_;
+  assign _33_ = _39_ ? _27_ : gspr_index;
+  assign _34_ = _10_ & _28_;
+  assign _35_ = _10_ ? _29_ : 1'h0;
+  assign _36_ = _10_ ? _30_ : 1'h0;
+  assign _37_ = _10_ ? _31_ : 1'h0;
+  assign _38_ = _10_ & _32_;
+  assign _39_ = _10_ & dmi_wr;
+  assign _40_ = terminate ? 1'h1 : _22_;
+  assign _41_ = terminate ? 1'h1 : _26_;
+  assign _42_ = rst ? dmi_req_1 : dmi_req;
+  assign _43_ = rst ? 1'h0 : _40_;
+  assign _44_ = rst ? 1'h0 : _35_;
+  assign _45_ = rst ? 1'h0 : _36_;
+  assign _46_ = rst ? 1'h0 : _37_;
+  assign _47_ = rst ? 1'h0 : _41_;
+  assign _48_ = rst ? gspr_index : _33_;
+  always @(posedge clk)
+    dmi_req_1 <= _42_;
+  always @(posedge clk)
+    stopping <= _43_;
+  always @(posedge clk)
+    do_step <= _44_;
+  always @(posedge clk)
+    do_reset <= _45_;
+  always @(posedge clk)
+    do_icreset <= _46_;
+  always @(posedge clk)
+    terminated <= _47_;
+  always @(posedge clk)
+    gspr_index <= _48_;
+  assign _49_ = ~ do_step;
+  assign _50_ = stopping & _49_;
+  assign dmi_dout = _08_;
+  assign dmi_ack = _01_;
+  assign core_stop = _50_;
+  assign core_rst = do_reset;
+  assign icache_rst = do_icreset;
+  assign dbg_gpr_req = _03_;
+  assign dbg_gpr_addr = gspr_index;
+  assign terminated_out = terminated;
+endmodule
+
+module cr_file_5ba93c9db0cff93f52b521d7420e43f6eda2784f(clk, d_in, w_in, sim_dump, d_out);
+  wire [3:0] _0_;
+  wire [3:0] _1_;
+  wire [3:0] _2_;
+  wire [3:0] _3_;
+  wire [3:0] _4_;
+  wire [3:0] _5_;
+  wire [3:0] _6_;
+  wire [3:0] _7_;
+  wire [31:0] _8_;
+  wire [4:0] _9_;
+  input clk;
+  reg [31:0] crs = 32'd0;
+  input d_in;
+  output [36:0] d_out;
+  input sim_dump;
+  input [46:0] w_in;
+  reg [4:0] xerc = 5'h00;
+  wire [4:0] xerc_updated;
+  assign _0_ = w_in[1] ? w_in[12:9] : crs[3:0];
+  assign _1_ = w_in[2] ? w_in[16:13] : crs[7:4];
+  assign _2_ = w_in[3] ? w_in[20:17] : crs[11:8];
+  assign _3_ = w_in[4] ? w_in[24:21] : crs[15:12];
+  assign _4_ = w_in[5] ? w_in[28:25] : crs[19:16];
+  assign _5_ = w_in[6] ? w_in[32:29] : crs[23:20];
+  assign _6_ = w_in[7] ? w_in[36:33] : crs[27:24];
+  assign _7_ = w_in[8] ? w_in[40:37] : crs[31:28];
+  assign xerc_updated = w_in[41] ? w_in[46:42] : xerc;
+  assign _8_ = w_in[0] ? { _7_, _6_, _5_, _4_, _3_, _2_, _1_, _0_ } : crs;
+  always @(posedge clk)
+    crs <= _8_;
+  assign _9_ = w_in[41] ? xerc_updated : xerc;
+  always @(posedge clk)
+    xerc <= _9_;
+  assign d_out = { xerc_updated, _7_, _6_, _5_, _4_, _3_, _2_, _1_, _0_ };
+endmodule
+
+module cr_hazard_1(clk, stall_in, cr_read_in, cr_write_in, stall_out);
+  wire _0_;
+  wire _1_;
+  wire _2_;
+  wire _3_;
+  wire _4_;
+  wire _5_;
+  input clk;
+  input cr_read_in;
+  input cr_write_in;
+  reg r = 1'h0;
+  input stall_in;
+  output stall_out;
+  assign _0_ = ~ stall_in;
+  assign _1_ = _0_ ? cr_write_in : r;
+  always @(posedge clk)
+    r <= _1_;
+  assign _2_ = r == cr_read_in;
+  assign _3_ = _2_ ? 1'h1 : 1'h0;
+  assign _4_ = ~ cr_read_in;
+  assign _5_ = _4_ ? 1'h0 : _3_;
+  assign stall_out = _5_;
+endmodule
+
+module dcache_64_32_2_64_2_12(clk, rst, d_in, m_in, wishbone_in, d_out, m_out, stall_out, wishbone_out);
+  wire _0000_;
+  wire _0001_;
+  wire _0002_;
+  wire _0003_;
+  wire _0004_;
+  wire _0005_;
+  wire _0006_;
+  wire [146:0] _0007_;
+  wire [146:0] _0008_;
+  wire _0009_;
+  wire _0010_;
+  wire [145:0] _0011_;
+  wire _0012_;
+  reg _0013_ = 1'h1;
+  wire _0014_;
+  wire _0015_;
+  wire _0016_;
+  wire [5:0] _0017_;
+  wire [5:0] _0018_;
+  wire [5:0] _0019_;
+  wire _0020_;
+  wire _0021_;
+  wire _0022_;
+  wire _0023_;
+  wire _0024_;
+  wire _0025_;
+  wire _0026_;
+  wire _0027_;
+  wire _0028_;
+  wire _0029_;
+  wire _0030_;
+  wire _0031_;
+  wire _0032_;
+  wire _0033_;
+  wire _0034_;
+  wire _0035_;
+  wire _0036_;
+  wire _0037_;
+  wire _0038_;
+  wire _0039_;
+  wire _0040_;
+  wire _0041_;
+  wire _0042_;
+  wire _0043_;
+  wire _0044_;
+  wire _0045_;
+  wire _0046_;
+  wire _0047_;
+  wire _0048_;
+  wire _0049_;
+  wire _0050_;
+  wire _0051_;
+  wire _0052_;
+  wire _0053_;
+  wire _0054_;
+  wire _0055_;
+  wire _0056_;
+  wire _0057_;
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+  wire _0061_;
+  wire _0062_;
+  wire _0063_;
+  wire _0064_;
+  wire _0065_;
+  wire _0066_;
+  wire _0067_;
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+  wire _0070_;
+  wire _0071_;
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+  wire [63:0] pte;
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+  wire r0_valid;
+  wire [55:0] ra;
+  wire \rams%0.do_write ;
+  wire [63:0] \rams%0.dout ;
+  wire [7:0] \rams%0.wr_addr ;
+  wire [63:0] \rams%0.wr_data ;
+  wire [7:0] \rams%0.wr_sel ;
+  wire \rams%1.do_write ;
+  wire [63:0] \rams%1.dout ;
+  wire [7:0] \rams%1.wr_addr ;
+  wire [63:0] \rams%1.wr_data ;
+  wire [7:0] \rams%1.wr_sel ;
+  wire rc_ok;
+  wire replace_way;
+  wire req_hit_way;
+  wire [2:0] req_op;
+  reg [58:0] reservation;
+  input rst;
+  wire set_rsrv;
+  output stall_out;
+  wire tlb_hit;
+  wire tlb_hit_way;
+  wire [127:0] tlb_pte_way;
+  wire [91:0] tlb_tag_way;
+  reg [1:0] tlb_valid_way;
+  wire valid_ra;
+  input [65:0] wishbone_in;
+  output [106:0] wishbone_out;
+  reg [91:0] \$mem$\13892  [63:0];
+  reg [127:0] \$mem$\13896  [63:0];
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+    _0013_ <= _0004_;
+  always @(posedge clk)
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+  always @(posedge clk)
+    tlb_valid_way <= _0652_;
+  assign _0020_ = { 26'h0000000, r0[24:19] } == 32'd0;
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+  assign \maybe_tlb_plrus.tlb_plrus%24.tlb_plru_acc_en  = _0069_ ? 1'h1 : 1'h0;
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+  assign _0147_ = tlb_hit & _0146_;
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+  assign _0153_ = _0152_ ? 1'h1 : _0150_;
+  assign tlb_hit = _0153_ & r0_valid;
+  assign pte = tlb_hit ? _0653_ : 64'h0000000000000000;
+  assign _0154_ = ~ r0[5];
+  assign valid_ra = tlb_hit | _0154_;
+  assign ra = r0[5] ? { pte[55:12], r0[18:7] } : r0[62:7];
+  assign perm_attr = r0[5] ? { pte[1], pte[2], pte[3], pte[5], pte[7], pte[8] } : 6'h3b;
+  assign _0155_ = r0_valid & r0[143];
+  assign _0156_ = r0_valid & r0[145];
+  assign _0157_ = _0155_ & r0[144];
+  assign _0158_ = rst | _0157_;
+  assign _0159_ = 6'h3f - r0[24:19];
+  assign _0160_ = tlb_hit ? { _1040_, _1039_, _1038_, _1037_, _1036_, _1035_, _1034_, _1033_, _1032_, _1031_, _1030_, _1029_, _1028_, _1027_, _1026_, _1025_, _1024_, _1023_, _1022_, _1021_, _1020_, _1019_, _1018_, _1017_, _1016_, _1015_, _1014_, _1013_, _1012_, _1011_, _1010_, _1009_, _1008_, _1007_, _1006_, _1005_, _1004_, _1003_, _1002_, _1001_, _1000_, _0999_, _0998_, _0997_, _0996_, _0995_, _0994_, _0993_, _0992_, _0991_, _0990_, _0989_, _0988_, _0987_, _0986_, _0985_, _0984_, _0983_, _0982_, _0981_, _0980_, _0979_, _0978_, _0977_, _0976_, _0975_, _0974_, _0973_, _0972_, _0971_, _0970_, _0969_, _0968_, _0967_, _0966_, _0965_, _0964_, _0963_, _0962_, _0961_, _0960_, _0959_, _0958_, _0957_, _0956_, _0955_, _0954_, _0953_, _0952_, _0951_, _0950_, _0949_, _0948_, _0947_, _0946_, _0945_, _0944_, _0943_, _0942_, _0941_, _0940_, _0939_, _0938_, _0937_, _0936_, _0935_, _0934_, _0933_, _0932_, _0931_, _0930_, _0929_, _0928_, _0927_, _0926_, _0925_, _0924_, _0923_, _0922_, _0921_, _0920_, _0919_, _0918_, _0917_, _0916_, _0915_, _0914_, _0913_ } : dtlb_valids;
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+  assign _0348_ = 5'h1f - r0[17:13];
+  assign _0349_ = _1498_[89:45] == { tlb_pte_way[55:12], r0[18] };
+  assign _0350_ = _0347_ & _0349_;
+  assign _0351_ = _0350_ & tlb_valid_way[0];
+  assign _0352_ = _0351_ ? 1'h1 : _0344_;
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+  assign _0355_ = _0337_ & _1509_;
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+  assign _0357_ = _1520_[44:0] == { tlb_pte_way[119:76], r0[18] };
+  assign _0358_ = _0355_ & _0357_;
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+  assign _0371_ = tlb_hit ? _1543_ : 1'h0;
+  assign _0372_ = tlb_hit ? _1544_ : 1'h0;
+  assign _0373_ = 5'h1f - r0[17:13];
+  assign _0374_ = _0337_ & _1555_;
+  assign _0375_ = 5'h1f - r0[17:13];
+  assign _0376_ = _1566_[44:0] == r0[62:18];
+  assign _0377_ = _0374_ & _0376_;
+  assign _0378_ = _0377_ ? 1'h1 : 1'h0;
+  assign _0379_ = 5'h1f - r0[17:13];
+  assign _0380_ = _0337_ & _1577_;
+  assign _0381_ = 5'h1f - r0[17:13];
+  assign _0382_ = _1588_[89:45] == r0[62:18];
+  assign _0383_ = _0380_ & _0382_;
+  assign _0384_ = _0383_ ? 1'h1 : _0378_;
+  assign _0385_ = _0383_ ? 1'h1 : 1'h0;
+  assign _0386_ = r0[5] ? _0371_ : _0384_;
+  assign req_hit_way = r0[5] ? _0372_ : _0385_;
+  assign _0387_ = 5'h1f - r0[17:13];
+  assign _0388_ = r0[1] | perm_attr[1];
+  assign rc_ok = perm_attr[0] & _0388_;
+  assign _0389_ = ~ perm_attr[3];
+  assign _0390_ = r0[6] | _0389_;
+  assign _0391_ = r0[1] & perm_attr[4];
+  assign _0392_ = perm_attr[5] | _0391_;
+  assign perm_ok = _0390_ & _0392_;
+  assign _0393_ = r0[3] | perm_attr[2];
+  assign _0394_ = valid_ra & rc_ok;
+  assign _0395_ = _0394_ & perm_ok;
+  assign _0396_ = { r0[1], _0393_, _0386_ } == 3'h5;
+  assign _0397_ = { r0[1], _0393_, _0386_ } == 3'h4;
+  assign _0398_ = { r0[1], _0393_, _0386_ } == 3'h6;
+  assign _0399_ = { r0[1], _0393_, _0386_ } == 3'h1;
+  assign _0400_ = { r0[1], _0393_, _0386_ } == 3'h0;
+  assign _0401_ = { r0[1], _0393_, _0386_ } == 3'h2;
+  assign _0402_ = { r0[1], _0393_, _0386_ } == 3'h3;
+  assign _0403_ = { r0[1], _0393_, _0386_ } == 3'h7;
+  function [2:0] \12974 ;
+    input [2:0] a;
+    input [23:0] b;
+    input [7:0] s;
+    (* parallel_case *)
+    casez (s)
+      8'b???????1:
+        \12974  = b[2:0];
+      8'b??????1?:
+        \12974  = b[5:3];
+      8'b?????1??:
+        \12974  = b[8:6];
+      8'b????1???:
+        \12974  = b[11:9];
+      8'b???1????:
+        \12974  = b[14:12];
+      8'b??1?????:
+        \12974  = b[17:15];
+      8'b?1??????:
+        \12974  = b[20:18];
+      8'b1???????:
+        \12974  = b[23:21];
+      default:
+        \12974  = a;
+    endcase
+  endfunction
+  assign _0404_ = \12974 (3'h0, 24'h93fcd1, { _0403_, _0402_, _0401_, _0400_, _0399_, _0398_, _0397_, _0396_ });
+  assign _0405_ = _0395_ ? _0404_ : 3'h5;
+  assign req_op = _0337_ ? _0405_ : 3'h0;
+  assign _0406_ = ~ _0409_;
+  assign _0407_ = m_in[0] ? m_in[14:7] : d_in[17:10];
+  assign early_req_row = _0406_ ? _0407_ : r0[17:10];
+  assign _0408_ = _0629_[68:66] != 3'h0;
+  assign _0409_ = _0408_ ? 1'h1 : 1'h0;
+  assign _0410_ = r0_valid & r0[4];
+  assign _0411_ = ~ reservation[0];
+  assign _0412_ = r0[70:13] != reservation[58:1];
+  assign _0413_ = _0411_ | _0412_;
+  assign _0414_ = _0413_ ? 1'h1 : 1'h0;
+  assign _0415_ = r0[1] ? 1'h0 : _0414_;
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+  assign _0417_ = r0[1] ? 1'h0 : 1'h1;
+  assign cancel_store = _0410_ ? _0415_ : 1'h0;
+  assign set_rsrv = _0410_ ? _0416_ : 1'h0;
+  assign clear_rsrv = _0410_ ? _0417_ : 1'h0;
+  assign _0418_ = rst | clear_rsrv;
+  assign _0419_ = set_rsrv ? { r0[70:13], 1'h1 } : reservation;
+  assign _0420_ = _0418_ ? 1'h0 : _0419_[0];
+  assign _0421_ = _0418_ ? reservation[58:1] : _0419_[58:1];
+  always @(posedge clk)
+    reservation <= { _0421_, _0420_ };
+  assign _0422_ = 1'h1 - _0508_[144];
+  assign _0423_ = 1'h1 - _0508_[144];
+  assign _0424_ = _0629_[64] & _0629_[65];
+  assign _0425_ = _0424_ != 1'h1;
+  assign _0426_ = _0629_[64] | _0629_[65];
+  assign _0427_ = _0426_ & _0508_[145];
+  assign _0428_ = _0427_ != 1'h1;
+  assign _0429_ = ~ _0508_[143];
+  assign _0430_ = _0508_[145] ? 1'h1 : 1'h0;
+  assign _0431_ = _0509_[0] ? 1'h1 : _0430_;
+  assign _0432_ = _0509_[0] ? { _0509_[1], 1'h1 } : 2'h0;
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+  assign _0434_ = _0629_[64] ? { 1'h1, _0433_, 1'h1 } : { 1'h0, _1599_, _0431_ };
+  assign _0435_ = _0629_[65] ? 1'h1 : _0434_[0];
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+  assign _0438_ = _0509_[0] ? 2'h3 : { 1'h0, _0437_ };
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+  assign _0441_ = _0429_ ? { _0432_, _0436_, _0434_[64:1], _0435_ } : { 3'h0, _1599_, 1'h0 };
+  assign _0442_ = _0429_ ? { _1600_, 1'h0, _0509_[2] } : { _0440_, _0438_[1], _0439_ };
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+  assign \rams%0.wr_addr  = _0443_ ? r0[17:10] : _0629_[184:177];
+  assign \rams%0.wr_data  = _0443_ ? r0[134:71] : _0444_;
+  assign \rams%0.wr_sel  = _0443_ ? r0[142:135] : 8'hff;
+  assign _0445_ = _0629_[68:66] == 3'h1;
+  assign _0446_ = _0445_ & wishbone_in[64];
+  assign _0447_ = { 31'h00000000, _0629_[176] } == 32'd0;
+  assign _0448_ = _0446_ & _0447_;
+  assign _0449_ = _0448_ ? 1'h1 : 1'h0;
+  assign _0450_ = req_op == 3'h6;
+  assign _0451_ = { 31'h00000000, req_hit_way } == 32'd0;
+  assign _0452_ = _0450_ & _0451_;
+  assign _0453_ = ~ cancel_store;
+  assign _0454_ = _0452_ & _0453_;
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+  assign _0456_ = _0454_ & _0455_;
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+  assign _0459_ = _0458_ | _0457_;
+  assign \rams%0.do_write  = _0456_ ? 1'h1 : _0449_;
+  assign _0460_ = _0456_ ? 1'h1 : 1'h0;
+  assign _0461_ = \rams%0.wr_sel [0] & \rams%0.do_write ;
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+        \13588  = b[14399:11520];
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+    endcase
+  endfunction
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+  function [63:0] \13590 ;
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+  endfunction
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+    casez (s)
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+    endcase
+  endfunction
+  assign _0554_ = \13592 (1'hx, { 3'h0, _0543_, 3'h0 }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
+  function [2:0] \13596 ;
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+    (* parallel_case *)
+    casez (s)
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+    endcase
+  endfunction
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+  function [31:0] \13600 ;
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+    (* parallel_case *)
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+    endcase
+  endfunction
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+  function [63:0] \13604 ;
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+    endcase
+  endfunction
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+  function [0:0] \13608 ;
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+    endcase
+  endfunction
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+  function [0:0] \13612 ;
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+    casez (s)
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+    endcase
+  endfunction
+  assign _0559_ = \13612 (1'hx, { _0629_[166], _0629_[166], _0629_[166], _0544_[100], 2'h3, _0629_[166] }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
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+    (* parallel_case *)
+    casez (s)
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+  endfunction
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+  function [0:0] \13620 ;
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+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
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+        \13620  = b[1:1];
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+        \13620  = b[3:3];
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+    endcase
+  endfunction
+  assign _0561_ = \13620 (1'hx, { _0629_[175], _0629_[175], _0629_[175], _0544_[109], 2'h0, _0629_[175] }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
+  function [0:0] \13624 ;
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+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
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+    endcase
+  endfunction
+  assign _0562_ = \13624 (1'hx, { _0629_[176], _0629_[176], _0629_[176], _0545_[0], _0629_[176], replace_way, _0629_[176] }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
+  function [7:0] \13628 ;
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+    endcase
+  endfunction
+  assign _0563_ = \13628 (8'hxx, { _0629_[184:177], _0629_[184:177], _0629_[184:177], _0545_[8:1], _0629_[184:177], ra[10:6], 3'h0, _0629_[184:177] }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
+  function [4:0] \13632 ;
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+    (* parallel_case *)
+    casez (s)
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+    endcase
+  endfunction
+  assign _0564_ = \13632 (5'hxx, { _0629_[189:185], _0629_[189:185], _0629_[189:185], _0545_[13:9], _0629_[189:185], r0[17:13], _0629_[189:185] }, { _0551_, _0550_, _0549_, _0548_, _0521_, _0520_, _0510_ });
+  assign _0565_ = _0629_[68:66] == 3'h0;
+  assign _0566_ = ~ _0629_[166];
+  assign _0567_ = ~ wishbone_in[65];
+  assign _0568_ = ~ _0566_;
+  assign _0569_ = _0567_ & _0568_;
+  assign _0570_ = _0629_[74:72] == 3'h7;
+  assign _0571_ = _0575_ ? 1'h0 : _0629_[166];
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+  assign _0573_ = _0629_[74:72] + 3'h1;
+  assign _0574_ = _0569_ ? { _0629_[100:75], _0573_, _0629_[71:69] } : _0629_[100:69];
+  assign _0575_ = _0569_ & _0570_;
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+  assign _0577_ = { 24'h000000, _0629_[184:177] } == { 24'h000000, _0508_[17:10] };
+  assign _0578_ = ~ _0508_[2];
+  assign _0579_ = _0577_ & _0578_;
+  assign _0580_ = _0589_ ? wishbone_in[63:0] : _0629_[63:0];
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+  assign _0583_ = 5'h1f - _0629_[189:185];
+  assign _0584_ = _0588_ ? { _2614_, _2613_, _2612_, _2611_, _2610_, _2609_, _2608_, _2607_, _2606_, _2605_, _2604_, _2603_, _2602_, _2601_, _2600_, _2599_, _2598_, _2597_, _2596_, _2595_, _2594_, _2593_, _2592_, _2591_, _2590_, _2589_, _2588_, _2587_, _2586_, _2585_, _2584_, _2583_, _2582_, _2581_, _2580_, _2579_, _2578_, _2577_, _2576_, _2575_, _2574_, _2573_, _2572_, _2571_, _2570_, _2569_, _2568_, _2567_, _2566_, _2565_, _2564_, _2563_, _2562_, _2561_, _2560_, _2559_, _2558_, _2557_, _2556_, _2555_, _2554_, _2553_, _2552_, _2551_ } : cache_valids;
+  assign _0585_ = _0590_ ? 3'h2 : _0629_[68:66];
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+  assign _0588_ = wishbone_in[64] & _0582_;
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+  assign _0592_ = wishbone_in[64] ? { _0629_[184:180], _0587_ } : _0629_[184:177];
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+  assign _0601_ = wishbone_in[64] ? 2'h0 : { _0596_, _0629_[165] };
+  assign _0602_ = _0629_[68:66] == 3'h3;
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+  assign _0604_ = _0602_ | _0603_;
+  function [2879:0] \13797 ;
+    input [2879:0] a;
+    input [11519:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \13797  = b[2879:0];
+      4'b??1?:
+        \13797  = b[5759:2880];
+      4'b?1??:
+        \13797  = b[8639:5760];
+      4'b1???:
+        \13797  = b[11519:8640];
+      default:
+        \13797  = a;
+    endcase
+  endfunction
+  assign _0605_ = \13797 (2880'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx, { cache_tags, cache_tags, cache_tags, _0552_ }, { _0604_, _0594_, _0593_, _0565_ });
+  function [63:0] \13799 ;
+    input [63:0] a;
+    input [255:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \13799  = b[63:0];
+      4'b??1?:
+        \13799  = b[127:64];
+      4'b?1??:
+        \13799  = b[191:128];
+      4'b1???:
+        \13799  = b[255:192];
+      default:
+        \13799  = a;
+    endcase
+  endfunction
+  assign _0606_ = \13799 (64'hxxxxxxxxxxxxxxxx, { cache_valids, cache_valids, _0584_, _0553_ }, { _0604_, _0594_, _0593_, _0565_ });
+  function [63:0] \13803 ;
+    input [63:0] a;
+    input [255:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \13803  = b[63:0];
+      4'b??1?:
+        \13803  = b[127:64];
+      4'b?1??:
+        \13803  = b[191:128];
+      4'b1???:
+        \13803  = b[255:192];
+      default:
+        \13803  = a;
+    endcase
+  endfunction
+  assign _0607_ = \13803 (64'hxxxxxxxxxxxxxxxx, { _0599_[63:0], _0629_[63:0], _0580_, _0629_[63:0] }, { _0604_, _0594_, _0593_, _0565_ });
+  function [0:0] \13806 ;
+    input [0:0] a;
+    input [3:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \13806  = b[0:0];
+      4'b??1?:
+        \13806  = b[1:1];
+      4'b?1??:
+        \13806  = b[2:2];
+      4'b1???:
+        \13806  = b[3:3];
+      default:
+        \13806  = a;
+    endcase
+  endfunction
+  assign _0608_ = \13806 (1'hx, { _0599_[64], 3'h4 }, { _0604_, _0594_, _0593_, _0565_ });
+  function [0:0] \13808 ;
+    input [0:0] a;
+    input [3:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \13808  = b[0:0];
+      4'b??1?:
+        \13808  = b[1:1];
+      4'b?1??:
+        \13808  = b[2:2];
+      4'b1???:
+        \13808  = b[3:3];
+      default:
+        \13808  = a;
+    endcase
+  endfunction
+  assign _0609_ = \13808 (1'hx, { 3'h0, _0554_ }, { _0604_, _0594_, _0593_, _0565_ });
+  function [2:0] \13810 ;
+    input [2:0] a;
+    input [11:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \13810  = b[2:0];
+      4'b??1?:
+        \13810  = b[5:3];
+      4'b?1??:
+        \13810  = b[8:6];
+      4'b1???:
+        \13810  = b[11:9];
+      default:
+        \13810  = a;
+    endcase
+  endfunction
+  assign _0610_ = \13810 (3'hx, { _0600_, 3'h0, _0585_, _0555_ }, { _0604_, _0594_, _0593_, _0565_ });
+  function [31:0] \13813 ;
+    input [31:0] a;
+    input [127:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \13813  = b[31:0];
+      4'b??1?:
+        \13813  = b[63:32];
+      4'b?1??:
+        \13813  = b[95:64];
+      4'b1???:
+        \13813  = b[127:96];
+      default:
+        \13813  = a;
+    endcase
+  endfunction
+  assign _0611_ = \13813 (32'hxxxxxxxx, { _0629_[100:69], _0629_[100:69], _0574_, _0556_ }, { _0604_, _0594_, _0593_, _0565_ });
+  function [63:0] \13816 ;
+    input [63:0] a;
+    input [255:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \13816  = b[63:0];
+      4'b??1?:
+        \13816  = b[127:64];
+      4'b?1??:
+        \13816  = b[191:128];
+      4'b1???:
+        \13816  = b[255:192];
+      default:
+        \13816  = a;
+    endcase
+  endfunction
+  assign _0612_ = \13816 (64'hxxxxxxxxxxxxxxxx, { _0629_[164:101], _0629_[164:101], _0629_[164:101], _0557_ }, { _0604_, _0594_, _0593_, _0565_ });
+  function [0:0] \13820 ;
+    input [0:0] a;
+    input [3:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \13820  = b[0:0];
+      4'b??1?:
+        \13820  = b[1:1];
+      4'b?1??:
+        \13820  = b[2:2];
+      4'b1???:
+        \13820  = b[3:3];
+      default:
+        \13820  = a;
+    endcase
+  endfunction
+  assign _0613_ = \13820 (1'hx, { _0601_[0], _0629_[165], _0586_, _0558_ }, { _0604_, _0594_, _0593_, _0565_ });
+  function [0:0] \13824 ;
+    input [0:0] a;
+    input [3:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \13824  = b[0:0];
+      4'b??1?:
+        \13824  = b[1:1];
+      4'b?1??:
+        \13824  = b[2:2];
+      4'b1???:
+        \13824  = b[3:3];
+      default:
+        \13824  = a;
+    endcase
+  endfunction
+  assign _0614_ = \13824 (1'hx, { _0601_[1], _0629_[166], _0571_, _0559_ }, { _0604_, _0594_, _0593_, _0565_ });
+  function [7:0] \13827 ;
+    input [7:0] a;
+    input [31:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \13827  = b[7:0];
+      4'b??1?:
+        \13827  = b[15:8];
+      4'b?1??:
+        \13827  = b[23:16];
+      4'b1???:
+        \13827  = b[31:24];
+      default:
+        \13827  = a;
+    endcase
+  endfunction
+  assign _0615_ = \13827 (8'hxx, { _0629_[174:167], _0629_[174:167], _0629_[174:167], _0560_ }, { _0604_, _0594_, _0593_, _0565_ });
+  function [0:0] \13830 ;
+    input [0:0] a;
+    input [3:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \13830  = b[0:0];
+      4'b??1?:
+        \13830  = b[1:1];
+      4'b?1??:
+        \13830  = b[2:2];
+      4'b1???:
+        \13830  = b[3:3];
+      default:
+        \13830  = a;
+    endcase
+  endfunction
+  assign _0616_ = \13830 (1'hx, { _0629_[175], _0629_[175], _0629_[175], _0561_ }, { _0604_, _0594_, _0593_, _0565_ });
+  function [0:0] \13833 ;
+    input [0:0] a;
+    input [3:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \13833  = b[0:0];
+      4'b??1?:
+        \13833  = b[1:1];
+      4'b?1??:
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+      4'b1???:
+        \13833  = b[3:3];
+      default:
+        \13833  = a;
+    endcase
+  endfunction
+  assign _0617_ = \13833 (1'hx, { _0629_[176], _0629_[176], _0629_[176], _0562_ }, { _0604_, _0594_, _0593_, _0565_ });
+  function [7:0] \13836 ;
+    input [7:0] a;
+    input [31:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \13836  = b[7:0];
+      4'b??1?:
+        \13836  = b[15:8];
+      4'b?1??:
+        \13836  = b[23:16];
+      4'b1???:
+        \13836  = b[31:24];
+      default:
+        \13836  = a;
+    endcase
+  endfunction
+  assign _0618_ = \13836 (8'hxx, { _0629_[184:177], _0629_[184:177], _0592_, _0563_ }, { _0604_, _0594_, _0593_, _0565_ });
+  function [4:0] \13839 ;
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+    (* parallel_case *)
+    casez (s)
+      4'b???1:
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+      4'b?1??:
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+      4'b1???:
+        \13839  = b[19:15];
+      default:
+        \13839  = a;
+    endcase
+  endfunction
+  assign _0619_ = \13839 (5'hxx, { _0629_[189:185], _0629_[189:185], _0629_[189:185], _0564_ }, { _0604_, _0594_, _0593_, _0565_ });
+  assign _0620_ = rst ? cache_tags : _0605_;
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+  always @(posedge clk)
+    cache_tags <= _0620_;
+  always @(posedge clk)
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+    _3675_ <= \13892 [_0018_];
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+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%23.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%23.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%24.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%24.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%24.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%25.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%25.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%25.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%26.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%26.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%26.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%27.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%27.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%27.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%28.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%28.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%28.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%29.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%29.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%29.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%3.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%3.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%3.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%30.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%30.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%30.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%31.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%31.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%31.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%4.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%4.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%4.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%5.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%5.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%5.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%6.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%6.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%6.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%7.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%7.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%7.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%8.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%8.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%8.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%9.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%9.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%9.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%0.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%0.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%0.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%1.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%1.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%1.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%10.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%10.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%10.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%11.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%11.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%11.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%12.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%12.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%12.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%13.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%13.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%13.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%14.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%14.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%14.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%15.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%15.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%15.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%16.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%16.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%16.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%17.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%17.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%17.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%18.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%18.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%18.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%19.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%19.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%19.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%2.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%2.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%2.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%20.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%20.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%20.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%21.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%21.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%21.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%22.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%22.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%22.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%23.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%23.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%23.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%24.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%24.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%24.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%25.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%25.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%25.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%26.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%26.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%26.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%27.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%27.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%27.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%28.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%28.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%28.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%29.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%29.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%29.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%3.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%3.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%3.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%30.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%30.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%30.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%31.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%31.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%31.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%32.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%32.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%32.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%33.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%33.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%33.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%34.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%34.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%34.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%35.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%35.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%35.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%36.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%36.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%36.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%37.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%37.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%37.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%38.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%38.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%38.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%39.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%39.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%39.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%4.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%4.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%4.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%40.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%40.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%40.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%41.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%41.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%41.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%42.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%42.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%42.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%43.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%43.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%43.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%44.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%44.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%44.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%45.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%45.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%45.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%46.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%46.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%46.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%47.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%47.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%47.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%48.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%48.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%48.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%49.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%49.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%49.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%5.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%5.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%5.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%50.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%50.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%50.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%51.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%51.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%51.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%52.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%52.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%52.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%53.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%53.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%53.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%54.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%54.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%54.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%55.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%55.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%55.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%56.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%56.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%56.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%57.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%57.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%57.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%58.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%58.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%58.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%59.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%59.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%59.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%6.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%6.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%6.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%60.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%60.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%60.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%61.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%61.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%61.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%62.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%62.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%62.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%63.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%63.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%63.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%7.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%7.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%7.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%8.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%8.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%8.tlb_plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_tlb_plrus.tlb_plrus%9.tlb_plru  (
+    .acc(tlb_hit_way),
+    .acc_en(\maybe_tlb_plrus.tlb_plrus%9.tlb_plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_tlb_plrus.tlb_plrus%9.tlb_plru_out ),
+    .rst(rst)
+  );
+  cache_ram_8_64_3f29546453678b855931c174a97d6c0894b8f546 \rams%0.way  (
+    .clk(clk),
+    .rd_addr(early_req_row),
+    .rd_data(\rams%0.dout ),
+    .rd_en(1'h1),
+    .wr_addr(\rams%0.wr_addr ),
+    .wr_data(\rams%0.wr_data ),
+    .wr_sel({ _0468_, _0467_, _0466_, _0465_, _0464_, _0463_, _0462_, _0461_ })
+  );
+  cache_ram_8_64_3f29546453678b855931c174a97d6c0894b8f546 \rams%1.way  (
+    .clk(clk),
+    .rd_addr(early_req_row),
+    .rd_data(\rams%1.dout ),
+    .rd_en(1'h1),
+    .wr_addr(\rams%1.wr_addr ),
+    .wr_data(\rams%1.wr_data ),
+    .wr_sel({ _0494_, _0493_, _0492_, _0491_, _0490_, _0489_, _0488_, _0487_ })
+  );
+  assign d_out = _0441_;
+  assign m_out = { _0442_, 1'h0 };
+  assign stall_out = _0409_;
+  assign wishbone_out = _0629_[175:69];
+endmodule
+
+module decode1(clk, rst, stall_in, flush_in, f_in, d_out);
+  wire _00_;
+  wire _01_;
+  wire _02_;
+  wire [147:0] _03_;
+  wire _04_;
+  wire _05_;
+  wire _06_;
+  wire [9:0] _07_;
+  wire _08_;
+  wire [9:0] _09_;
+  wire _10_;
+  wire [2:0] _11_;
+  wire [37:0] _12_;
+  wire _13_;
+  wire [3:0] _14_;
+  wire _15_;
+  wire [1:0] _16_;
+  wire _17_;
+  wire [1:0] _18_;
+  wire [31:0] _19_;
+  wire _20_;
+  wire [5:0] _21_;
+  wire [37:0] _22_;
+  wire [37:0] _23_;
+  wire [37:0] _24_;
+  wire [37:0] _25_;
+  wire [37:0] _26_;
+  wire [37:0] _27_;
+  wire _28_;
+  wire [37:0] _29_;
+  wire _30_;
+  wire _31_;
+  wire _32_;
+  wire _33_;
+  wire [5:0] _34_;
+  wire _35_;
+  wire _36_;
+  wire [5:0] _37_;
+  wire [5:0] _38_;
+  wire _39_;
+  wire _40_;
+  wire _41_;
+  wire _42_;
+  wire _43_;
+  wire _44_;
+  wire _45_;
+  wire _46_;
+  wire _47_;
+  wire _48_;
+  wire _49_;
+  wire _50_;
+  wire _51_;
+  wire _52_;
+  wire _53_;
+  wire _54_;
+  wire _55_;
+  wire _56_;
+  wire _57_;
+  wire [5:0] _58_;
+  wire [4:0] _59_;
+  wire [4:0] _60_;
+  wire [5:0] _61_;
+  wire _62_;
+  wire _63_;
+  wire _64_;
+  wire _65_;
+  wire _66_;
+  wire _67_;
+  wire _68_;
+  wire _69_;
+  wire [1:0] _70_;
+  wire [1:0] _71_;
+  wire _72_;
+  wire _73_;
+  wire [11:0] _74_;
+  wire [5:0] _75_;
+  wire [5:0] _76_;
+  wire _77_;
+  wire _78_;
+  wire [11:0] _79_;
+  wire [1:0] _80_;
+  wire _81_;
+  wire _82_;
+  wire [38911:0] _83_;
+  wire [37:0] _84_;
+  wire [1023:0] _85_;
+  wire _86_;
+  wire [303:0] _87_;
+  wire [37:0] _88_;
+  wire [607:0] _89_;
+  wire [37:0] _90_;
+  wire [151:0] _91_;
+  wire [37:0] _92_;
+  wire [151:0] _93_;
+  wire [37:0] _94_;
+  wire [2431:0] _95_;
+  wire [37:0] _96_;
+  input clk;
+  output [147:0] d_out;
+  input [98:0] f_in;
+  input flush_in;
+  reg [147:0] r;
+  wire [147:0] rin;
+  input rst;
+  input stall_in;
+  reg [37:0] \$mem$\3502  [1023:0];
+  reg [0:0] \$mem$\3504  [1023:0];
+  reg [37:0] \$mem$\3506  [7:0];
+  reg [37:0] \$mem$\3508  [15:0];
+  reg [37:0] \$mem$\3510  [3:0];
+  reg [37:0] \$mem$\3512  [3:0];
+  reg [37:0] \$mem$\3514  [63:0];
+  assign _00_ = rst | flush_in;
+  assign _01_ = ~ stall_in;
+  assign _02_ = _00_ | _01_;
+  assign _03_ = _02_ ? rin : r;
+  always @(posedge clk)
+    r <= _03_;
+  assign _04_ = r[117:112] == 6'h3d;
+  assign _05_ = _04_ ? 1'h0 : 1'h1;
+  assign _06_ = f_in[98:93] == 6'h1f;
+  assign _07_ = 10'h3ff - f_in[77:68];
+  assign _08_ = f_in[98:93] == 6'h13;
+  assign _09_ = 10'h3ff - f_in[77:68];
+  assign _10_ = ~ _86_;
+  assign _11_ = 3'h7 - { f_in[72], f_in[70:69] };
+  assign _12_ = _10_ ? 38'h2800000001 : _88_;
+  assign _13_ = f_in[98:93] == 6'h1e;
+  assign _14_ = 4'hf - f_in[71:68];
+  assign _15_ = f_in[98:93] == 6'h3a;
+  assign _16_ = 2'h3 - f_in[68:67];
+  assign _17_ = f_in[98:93] == 6'h3e;
+  assign _18_ = 2'h3 - f_in[68:67];
+  assign _19_ = f_in[98:67] & 32'd4294967295;
+  assign _20_ = _19_ == 32'd1610612736;
+  assign _21_ = 6'h3f - f_in[98:93];
+  assign _22_ = _20_ ? 38'h0000000005 : _96_;
+  assign _23_ = _17_ ? _94_ : _22_;
+  assign _24_ = _15_ ? _92_ : _23_;
+  assign _25_ = _13_ ? _90_ : _24_;
+  assign _26_ = _08_ ? _12_ : _25_;
+  assign _27_ = _06_ ? _84_ : _26_;
+  assign _28_ = f_in[2] ? _05_ : f_in[0];
+  assign _29_ = f_in[2] ? 38'h00000000f6 : _27_;
+  assign _30_ = _29_[7:2] == 6'h06;
+  assign _31_ = _29_[7:2] == 6'h07;
+  assign _32_ = _30_ | _31_;
+  assign _33_ = ~ f_in[90];
+  assign _34_ = _33_ ? 6'h21 : 6'h00;
+  assign _35_ = _29_[7:2] == 6'h07;
+  assign _36_ = ~ f_in[77];
+  assign _37_ = _36_ ? 6'h20 : 6'h21;
+  assign _38_ = _35_ ? _37_ : 6'h00;
+  assign _39_ = _29_[7:2] == 6'h26;
+  assign _40_ = _29_[7:2] == 6'h2a;
+  assign _41_ = _39_ | _40_;
+  assign _42_ = { f_in[82:78], f_in[87:83] } == 10'h008;
+  assign _43_ = { f_in[82:78], f_in[87:83] } == 10'h009;
+  assign _44_ = { f_in[82:78], f_in[87:83] } == 10'h01a;
+  assign _45_ = { f_in[82:78], f_in[87:83] } == 10'h01b;
+  assign _46_ = { f_in[82:78], f_in[87:83] } == 10'h13a;
+  assign _47_ = { f_in[82:78], f_in[87:83] } == 10'h13b;
+  assign _48_ = { f_in[82:78], f_in[87:83] } == 10'h110;
+  assign _49_ = { f_in[82:78], f_in[87:83] } == 10'h111;
+  assign _50_ = { f_in[82:78], f_in[87:83] } == 10'h112;
+  assign _51_ = { f_in[82:78], f_in[87:83] } == 10'h113;
+  assign _52_ = { f_in[82:78], f_in[87:83] } == 10'h103;
+  assign _53_ = _51_ | _52_;
+  assign _54_ = { f_in[82:78], f_in[87:83] } == 10'h130;
+  assign _55_ = { f_in[82:78], f_in[87:83] } == 10'h131;
+  assign _56_ = { f_in[82:78], f_in[87:83] } == 10'h001;
+  function [0:0] \3398 ;
+    input [0:0] a;
+    input [12:0] b;
+    input [12:0] s;
+    (* parallel_case *)
+    casez (s)
+      13'b????????????1:
+        \3398  = b[0:0];
+      13'b???????????1?:
+        \3398  = b[1:1];
+      13'b??????????1??:
+        \3398  = b[2:2];
+      13'b?????????1???:
+        \3398  = b[3:3];
+      13'b????????1????:
+        \3398  = b[4:4];
+      13'b???????1?????:
+        \3398  = b[5:5];
+      13'b??????1??????:
+        \3398  = b[6:6];
+      13'b?????1???????:
+        \3398  = b[7:7];
+      13'b????1????????:
+        \3398  = b[8:8];
+      13'b???1?????????:
+        \3398  = b[9:9];
+      13'b??1??????????:
+        \3398  = b[10:10];
+      13'b?1???????????:
+        \3398  = b[11:11];
+      13'b1????????????:
+        \3398  = b[12:12];
+      default:
+        \3398  = a;
+    endcase
+  endfunction
+  assign _57_ = \3398 (1'h0, 13'h1fff, { _56_, _55_, _54_, _53_, _50_, _49_, _48_, _47_, _46_, _45_, _44_, _43_, _42_ });
+  function [5:0] \3404 ;
+    input [5:0] a;
+    input [77:0] b;
+    input [12:0] s;
+    (* parallel_case *)
+    casez (s)
+      13'b????????????1:
+        \3404  = b[5:0];
+      13'b???????????1?:
+        \3404  = b[11:6];
+      13'b??????????1??:
+        \3404  = b[17:12];
+      13'b?????????1???:
+        \3404  = b[23:18];
+      13'b????????1????:
+        \3404  = b[29:24];
+      13'b???????1?????:
+        \3404  = b[35:30];
+      13'b??????1??????:
+        \3404  = b[41:36];
+      13'b?????1???????:
+        \3404  = b[47:42];
+      13'b????1????????:
+        \3404  = b[53:48];
+      13'b???1?????????:
+        \3404  = b[59:54];
+      13'b??1??????????:
+        \3404  = b[65:60];
+      13'b?1???????????:
+        \3404  = b[71:66];
+      13'b1????????????:
+        \3404  = b[77:72];
+      default:
+        \3404  = a;
+    endcase
+  endfunction
+  assign _58_ = \3404 (6'h00, 78'hxxxxxxxxxxxxxxxxxxxx, { _56_, _55_, _54_, _53_, _50_, _49_, _48_, _47_, _46_, _45_, _44_, _43_, _42_ });
+  function [4:0] \3419 ;
+    input [4:0] a;
+    input [64:0] b;
+    input [12:0] s;
+    (* parallel_case *)
+    casez (s)
+      13'b????????????1:
+        \3419  = b[4:0];
+      13'b???????????1?:
+        \3419  = b[9:5];
+      13'b??????????1??:
+        \3419  = b[14:10];
+      13'b?????????1???:
+        \3419  = b[19:15];
+      13'b????????1????:
+        \3419  = b[24:20];
+      13'b???????1?????:
+        \3419  = b[29:25];
+      13'b??????1??????:
+        \3419  = b[34:30];
+      13'b?????1???????:
+        \3419  = b[39:35];
+      13'b????1????????:
+        \3419  = b[44:40];
+      13'b???1?????????:
+        \3419  = b[49:45];
+      13'b??1??????????:
+        \3419  = b[54:50];
+      13'b?1???????????:
+        \3419  = b[59:55];
+      13'b1????????????:
+        \3419  = b[64:60];
+      default:
+        \3419  = a;
+    endcase
+  endfunction
+  assign _59_ = \3419 (5'h00, 65'h0c5a928398a418820, { _56_, _55_, _54_, _53_, _50_, _49_, _48_, _47_, _46_, _45_, _44_, _43_, _42_ });
+  assign _60_ = _57_ ? _59_ : 5'hxx;
+  assign _61_ = _57_ ? { 1'h1, _60_ } : _58_;
+  assign _62_ = ~ _61_[5];
+  assign _63_ = { f_in[82:78], f_in[87:83] } == 10'h013;
+  assign _64_ = { f_in[82:78], f_in[87:83] } == 10'h012;
+  assign _65_ = _63_ | _64_;
+  assign _66_ = { f_in[82:78], f_in[87:83] } == 10'h030;
+  assign _67_ = _65_ | _66_;
+  assign _68_ = { f_in[82:78], f_in[87:83] } == 10'h2d0;
+  assign _69_ = _67_ | _68_;
+  function [1:0] \3455 ;
+    input [1:0] a;
+    input [1:0] b;
+    input [0:0] s;
+    (* parallel_case *)
+    casez (s)
+      1'b1:
+        \3455  = b[1:0];
+      default:
+        \3455  = a;
+    endcase
+  endfunction
+  assign _70_ = \3455 (_29_[1:0], 2'h2, _69_);
+  assign _71_ = _77_ ? _70_ : _29_[1:0];
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+  assign _79_ = _32_ ? { _38_, _34_ } : { _76_, _75_ };
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+  assign _81_ = _32_ ? _29_[37] : _72_;
+  assign _82_ = flush_in ? 1'h0 : _28_;
+  assign rin = rst ? 148'h0000000000000000000000000000000000000 : { _81_, _29_[36:2], _80_, _79_, f_in[98:3], f_in[1], _82_ };
+  reg [37:0] \3502  [1023:0];
+  initial begin
+    \3502 [0] = 38'h2800000001;
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+    \3502 [200] = 38'h2800000001;
+    \3502 [201] = 38'h2800000001;
+    \3502 [202] = 38'h0004010a76;
+    \3502 [203] = 38'h2800000001;
+    \3502 [204] = 38'h2800000001;
+    \3502 [205] = 38'h2800000001;
+    \3502 [206] = 38'h2800000001;
+    \3502 [207] = 38'h2800000001;
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+    \3502 [210] = 38'h2800000001;
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+    \3502 [217] = 38'h2800000001;
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+    \3502 [441] = 38'h2800000001;
+    \3502 [442] = 38'h2800000001;
+    \3502 [443] = 38'h2800000001;
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+    \3502 [683] = 38'h2800000001;
+    \3502 [684] = 38'h0000018399;
+    \3502 [685] = 38'h2800000001;
+    \3502 [686] = 38'h2800000001;
+    \3502 [687] = 38'h2800000001;
+    \3502 [688] = 38'h0000050a6d;
+    \3502 [689] = 38'h2800000001;
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+    \3502 [908] = 38'h2800000001;
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+    \3504 [939] = 1'h0;
+    \3504 [940] = 1'h0;
+    \3504 [941] = 1'h0;
+    \3504 [942] = 1'h0;
+    \3504 [943] = 1'h0;
+    \3504 [944] = 1'h0;
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+  end
+  assign _86_ = \3504 [_09_];
+  reg [37:0] \3506  [7:0];
+  initial begin
+    \3506 [0] = 38'h2000000071;
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+  end
+  assign _88_ = \3506 [_11_];
+  reg [37:0] \3508  [15:0];
+  initial begin
+    \3508 [0] = 38'h2800000001;
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+    \3508 [15] = 38'h080002d8cd;
+  end
+  assign _90_ = \3508 [_14_];
+  reg [37:0] \3510  [3:0];
+  initial begin
+    \3510 [0] = 38'h0000000000;
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+  end
+  assign _92_ = \3510 [_16_];
+  reg [37:0] \3512  [3:0];
+  initial begin
+    \3512 [0] = 38'h0000000000;
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+    \3512 [3] = 38'h000800ca7a;
+  end
+  assign _94_ = \3512 [_18_];
+  reg [37:0] \3514  [63:0];
+  initial begin
+    \3514 [0] = 38'h2800000001;
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+    \3514 [61] = 38'h20000019ed;
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+  end
+  assign _96_ = \3514 [_21_];
+  assign d_out = r;
+endmodule
+
+module decode2_bf8b4530d8d246dd74ac53a13471bba17941dff7(clk, rst, complete_in, stall_in, flush_in, d_in, r_in, c_in, stall_out, stopped_out, e_out, r_out, c_out);
+  wire _00_;
+  wire _01_;
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+  output c_out;
+  input clk;
+  input complete_in;
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+  wire cr_write_valid;
+  input [147:0] d_in;
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+  input flush_in;
+  wire gpr_a_bypass;
+  wire gpr_b_bypass;
+  wire gpr_bypassable;
+  wire gpr_c_bypass;
+  reg [374:0] r;
+  input [191:0] r_in;
+  output [19:0] r_out;
+  wire [374:0] rin;
+  input rst;
+  input stall_in;
+  output stall_out;
+  output stopped_out;
+  always @(posedge clk)
+    r <= rin;
+  assign _02_ = d_in[103] ? d_in[103:98] : { 1'h0, d_in[86:82] };
+  assign _03_ = d_in[109] ? d_in[109:104] : { 1'h0, d_in[81:77] };
+  assign _04_ = d_in[120:118] == 3'h1;
+  assign _05_ = d_in[120:118] == 3'h2;
+  assign _06_ = d_in[86:82] != 5'h00;
+  assign _07_ = _05_ & _06_;
+  assign _08_ = _04_ | _07_;
+  assign _09_ = ~ d_in[103];
+  assign _10_ = ~ 1'h0;
+  assign _11_ = _10_ | _09_;
+  assign _12_ = d_in[120:118] == 3'h3;
+  assign _13_ = d_in[103:98] == 6'h00;
+  assign _14_ = d_in[103] | _13_;
+  assign _15_ = ~ 1'h0;
+  assign _16_ = _15_ | _14_;
+  assign _17_ = d_in[120:118] == 3'h4;
+  assign _18_ = _17_ ? { d_in[65:2], 7'h00 } : 71'h000000000000000000;
+  assign _19_ = _12_ ? { r_in[63:0], d_in[103:98], d_in[103] } : _18_;
+  assign _20_ = _08_ ? { r_in[63:0], 1'h0, d_in[86:82], 1'h1 } : _19_;
+  assign _21_ = ~ d_in[109];
+  assign _22_ = ~ 1'h0;
+  assign _23_ = _22_ | _21_;
+  assign _24_ = d_in[124:121] == 4'h1;
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+  assign _37_ = d_in[109] | _36_;
+  assign _38_ = ~ 1'h0;
+  assign _39_ = _38_ | _37_;
+  assign _40_ = d_in[124:121] == 4'hd;
+  assign _41_ = d_in[124:121] == 4'h0;
+  function [70:0] \3888 ;
+    input [70:0] a;
+    input [993:0] b;
+    input [13:0] s;
+    (* parallel_case *)
+    casez (s)
+      14'b?????????????1:
+        \3888  = b[70:0];
+      14'b????????????1?:
+        \3888  = b[141:71];
+      14'b???????????1??:
+        \3888  = b[212:142];
+      14'b??????????1???:
+        \3888  = b[283:213];
+      14'b?????????1????:
+        \3888  = b[354:284];
+      14'b????????1?????:
+        \3888  = b[425:355];
+      14'b???????1??????:
+        \3888  = b[496:426];
+      14'b??????1???????:
+        \3888  = b[567:497];
+      14'b?????1????????:
+        \3888  = b[638:568];
+      14'b????1?????????:
+        \3888  = b[709:639];
+      14'b???1??????????:
+        \3888  = b[780:710];
+      14'b??1???????????:
+        \3888  = b[851:781];
+      14'b?1????????????:
+        \3888  = b[922:852];
+      14'b1?????????????:
+        \3888  = b[993:923];
+      default:
+        \3888  = a;
+    endcase
+  endfunction
+  assign _42_ = \3888 (71'hxxxxxxxxxxxxxxxxxx, { 71'h000000000000000000, r_in[127:64], d_in[109:104], d_in[109], 59'h000000000000000, d_in[81:77], 65'h00000000000000000, d_in[67], d_in[81:77], 78'h007fffffffffffffff80, d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81:72], d_in[86:82], d_in[66], 23'h000200, d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81:68], 9'h000, d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81:68], 9'h000, d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91], d_in[91:68], 41'h00000000000, d_in[81:66], 23'h000000, d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81:66], 23'h000000, d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81], d_in[81:66], 55'h00000000000000, d_in[81:66], 7'h00, r_in[127:64], 1'h0, d_in[81:77], 1'h1 }, { _41_, _40_, _35_, _34_, _33_, _32_, _31_, _30_, _29_, _28_, _27_, _26_, _25_, _24_ });
+  assign _43_ = d_in[125] == 1'h1;
+  assign _44_ = d_in[125] == 1'h0;
+  function [70:0] \3929 ;
+    input [70:0] a;
+    input [141:0] b;
+    input [1:0] s;
+    (* parallel_case *)
+    casez (s)
+      2'b?1:
+        \3929  = b[70:0];
+      2'b1?:
+        \3929  = b[141:71];
+      default:
+        \3929  = a;
+    endcase
+  endfunction
+  assign _45_ = \3929 (71'hxxxxxxxxxxxxxxxxxx, { 71'h000000000000000000, r_in[191:128], 1'h0, d_in[91:87], 1'h1 }, { _44_, _43_ });
+  assign _46_ = d_in[127:126] == 2'h1;
+  assign _47_ = d_in[127:126] == 2'h2;
+  assign _48_ = d_in[103:98] == 6'h00;
+  assign _49_ = d_in[103] | _48_;
+  assign _50_ = ~ 1'h0;
+  assign _51_ = _50_ | _49_;
+  assign _52_ = d_in[127:126] == 2'h3;
+  assign _53_ = d_in[127:126] == 2'h0;
+  function [6:0] \4000 ;
+    input [6:0] a;
+    input [27:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \4000  = b[6:0];
+      4'b??1?:
+        \4000  = b[13:7];
+      4'b?1??:
+        \4000  = b[20:14];
+      4'b1???:
+        \4000  = b[27:21];
+      default:
+        \4000  = a;
+    endcase
+  endfunction
+  assign _54_ = \4000 (7'hxx, { 7'h00, d_in[103:98], d_in[103], 1'h0, d_in[86:82], 2'h2, d_in[91:87], 1'h1 }, { _53_, _52_, _47_, _46_ });
+  assign _55_ = _20_[0] & d_in[0];
+  assign _56_ = _42_[0] & d_in[0];
+  assign _57_ = _45_[0] & d_in[0];
+  assign _58_ = d_in[137:135] == 3'h1;
+  assign _59_ = d_in[137:135] == 3'h2;
+  assign _60_ = d_in[137:135] == 3'h3;
+  assign _61_ = d_in[137:135] == 3'h4;
+  assign _62_ = d_in[137:135] == 3'h0;
+  function [3:0] \4033 ;
+    input [3:0] a;
+    input [19:0] b;
+    input [4:0] s;
+    (* parallel_case *)
+    casez (s)
+      5'b????1:
+        \4033  = b[3:0];
+      5'b???1?:
+        \4033  = b[7:4];
+      5'b??1??:
+        \4033  = b[11:8];
+      5'b?1???:
+        \4033  = b[15:12];
+      5'b1????:
+        \4033  = b[19:16];
+      default:
+        \4033  = a;
+    endcase
+  endfunction
+  assign _63_ = \4033 (4'hx, 20'h08421, { _62_, _61_, _60_, _59_, _58_ });
+  assign _64_ = d_in[145:144] == 2'h2;
+  assign _65_ = d_in[145:144] == 2'h1;
+  assign _66_ = d_in[145:144] == 2'h0;
+  function [0:0] \4083 ;
+    input [0:0] a;
+    input [2:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \4083  = b[0:0];
+      3'b?1?:
+        \4083  = b[1:1];
+      3'b1??:
+        \4083  = b[2:2];
+      default:
+        \4083  = a;
+    endcase
+  endfunction
+  assign _67_ = \4083 (1'hx, { 2'h1, d_in[66] }, { _66_, _65_, _64_ });
+  assign _68_ = d_in[117:112] == 6'h2d;
+  assign _69_ = d_in[117:112] == 6'h2c;
+  assign _70_ = _68_ | _69_;
+  assign _71_ = ~ _70_;
+  assign _72_ = d_in[145:144] == 2'h2;
+  function [0:0] \4113 ;
+    input [0:0] a;
+    input [0:0] b;
+    input [0:0] s;
+    (* parallel_case *)
+    casez (s)
+      1'b1:
+        \4113  = b[0:0];
+      default:
+        \4113  = a;
+    endcase
+  endfunction
+  assign _73_ = \4113 (1'h0, d_in[76], _72_);
+  assign _74_ = _71_ ? _73_ : 1'h0;
+  assign _75_ = d_in[146] ? d_in[66] : 1'h0;
+  assign _76_ = d_in[111:110] == 2'h1;
+  assign _77_ = 1'h1 & _76_;
+  assign gpr_bypassable = _77_ ? 1'h1 : 1'h0;
+  assign _78_ = d_in[145:144] == 2'h2;
+  assign _79_ = d_in[145:144] == 2'h1;
+  assign _80_ = d_in[145:144] == 2'h0;
+  function [0:0] \4217 ;
+    input [0:0] a;
+    input [2:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \4217  = b[0:0];
+      3'b?1?:
+        \4217  = b[1:1];
+      3'b1??:
+        \4217  = b[2:2];
+      default:
+        \4217  = a;
+    endcase
+  endfunction
+  assign _81_ = \4217 (1'hx, { 2'h1, d_in[66] }, { _80_, _79_, _78_ });
+  assign cr_write_valid = d_in[129] | _81_;
+  assign _82_ = d_in[111:110] == 2'h0;
+  assign _83_ = _82_ ? 6'h00 : d_in[117:112];
+  assign rin = rst ? 375'h0000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000 : { d_in[141:138], _63_, d_in[97:66], d_in[143:142], 2'h0, d_in[134:130], _74_, _67_, _75_, c_in, gpr_c_bypass, gpr_b_bypass, gpr_a_bypass, _45_[70:7], _42_[70:7], _20_[70:7], _42_[6:1], _20_[6:1], _54_[6:1], d_in[65:2], _83_, d_in[111:110], control_valid_out };
+  control_1 control_0 (
+    .clk(clk),
+    .complete_in(complete_in),
+    .cr_read_in(d_in[128]),
+    .cr_write_in(cr_write_valid),
+    .flush_in(flush_in),
+    .gpr_a_read_in(_20_[6:1]),
+    .gpr_a_read_valid_in(_20_[0]),
+    .gpr_b_read_in(_42_[6:1]),
+    .gpr_b_read_valid_in(_42_[0]),
+    .gpr_bypass_a(gpr_a_bypass),
+    .gpr_bypass_b(gpr_b_bypass),
+    .gpr_bypass_c(gpr_c_bypass),
+    .gpr_bypassable(gpr_bypassable),
+    .gpr_c_read_in(_45_[5:1]),
+    .gpr_c_read_valid_in(_45_[0]),
+    .gpr_write_in(_54_[6:1]),
+    .gpr_write_valid_in(_54_[0]),
+    .rst(rst),
+    .sgl_pipe_in(d_in[147]),
+    .stall_in(stall_in),
+    .stall_out(_00_),
+    .stop_mark_in(d_in[1]),
+    .stopped_out(_01_),
+    .valid_in(d_in[0]),
+    .valid_out(control_valid_out)
+  );
+  assign stall_out = _00_;
+  assign stopped_out = _01_;
+  assign e_out = r;
+  assign r_out = { d_in[91:87], _57_, _03_, _56_, _02_, _55_ };
+  assign c_out = d_in[128];
+endmodule
+
+module divider(clk, rst, d_in, d_out);
+  wire [128:0] _00_;
+  wire _01_;
+  wire _02_;
+  wire _03_;
+  wire _04_;
+  wire _05_;
+  wire [63:0] _06_;
+  wire [6:0] _07_;
+  wire _08_;
+  wire _09_;
+  wire _10_;
+  wire _11_;
+  wire [6:0] _12_;
+  wire _13_;
+  wire [6:0] _14_;
+  wire [128:0] _15_;
+  wire [63:0] _16_;
+  wire [6:0] _17_;
+  wire _18_;
+  wire [128:0] _19_;
+  wire [63:0] _20_;
+  wire [6:0] _21_;
+  wire _22_;
+  wire [128:0] _23_;
+  wire [63:0] _24_;
+  wire _25_;
+  wire [6:0] _26_;
+  wire _27_;
+  wire _28_;
+  wire [128:0] _29_;
+  wire [63:0] _30_;
+  wire [63:0] _31_;
+  wire _32_;
+  wire [6:0] _33_;
+  wire _34_;
+  wire _35_;
+  wire _36_;
+  wire _37_;
+  wire _38_;
+  wire _39_;
+  wire [128:0] _40_;
+  wire [63:0] _41_;
+  wire [63:0] _42_;
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+  wire _59_;
+  wire _60_;
+  wire _61_;
+  wire [63:0] _62_;
+  wire _63_;
+  wire _64_;
+  reg [65:0] _65_;
+  input clk;
+  reg [6:0] count;
+  input [133:0] d_in;
+  output [65:0] d_out;
+  reg [128:0] dend;
+  wire did_ovf;
+  reg [63:0] div;
+  reg is_32bit;
+  reg is_modulus;
+  reg is_signed;
+  reg neg_result;
+  wire [63:0] oresult;
+  reg overflow;
+  reg ovf32;
+  reg [63:0] quot;
+  wire [63:0] result;
+  input rst;
+  reg running;
+  wire [64:0] sresult;
+  assign _00_ = d_in[131] ? { 1'h0, d_in[64:1], 64'h0000000000000000 } : { 65'h00000000000000000, d_in[64:1] };
+  assign _01_ = count == 7'h3f;
+  assign _02_ = _25_ ? 1'h0 : running;
+  assign _03_ = dend[127:64] >= div;
+  assign _04_ = dend[128] | _03_;
+  assign _05_ = ovf32 | quot[31];
+  assign _06_ = dend[127:64] - div;
+  assign _07_ = count + 7'h01;
+  assign _08_ = dend[128:57] == 72'h000000000000000000;
+  assign _09_ = count[6:3] != 4'h7;
+  assign _10_ = _08_ & _09_;
+  assign _11_ = | { ovf32, quot[31:24] };
+  assign _12_ = count + 7'h08;
+  assign _13_ = ovf32 | quot[31];
+  assign _14_ = count + 7'h01;
+  assign _15_ = _10_ ? { dend[120:0], 8'h00 } : { dend[127:0], 1'h0 };
+  assign _16_ = _10_ ? { quot[55:0], 8'h00 } : { quot[62:0], 1'h0 };
+  assign _17_ = _10_ ? _12_ : _14_;
+  assign _18_ = _10_ ? _11_ : _13_;
+  assign _19_ = _04_ ? { _06_, dend[63:0], 1'h0 } : _15_;
+  assign _20_ = _04_ ? { quot[62:0], 1'h1 } : _16_;
+  assign _21_ = _04_ ? _07_ : _17_;
+  assign _22_ = _04_ ? _05_ : _18_;
+  assign _23_ = running ? _19_ : dend;
+  assign _24_ = running ? _20_ : quot;
+  assign _25_ = running & _01_;
+  assign _26_ = running ? _21_ : 7'h00;
+  assign _27_ = running ? quot[63] : overflow;
+  assign _28_ = running ? _22_ : ovf32;
+  assign _29_ = d_in[0] ? _00_ : _23_;
+  assign _30_ = d_in[0] ? d_in[128:65] : div;
+  assign _31_ = d_in[0] ? 64'h0000000000000000 : _24_;
+  assign _32_ = d_in[0] ? 1'h1 : _02_;
+  assign _33_ = d_in[0] ? 7'h7f : _26_;
+  assign _34_ = d_in[0] ? d_in[133] : neg_result;
+  assign _35_ = d_in[0] ? d_in[132] : is_modulus;
+  assign _36_ = d_in[0] ? d_in[130] : is_32bit;
+  assign _37_ = d_in[0] ? d_in[129] : is_signed;
+  assign _38_ = d_in[0] ? 1'h0 : _27_;
+  assign _39_ = d_in[0] ? 1'h0 : _28_;
+  assign _40_ = rst ? 129'h000000000000000000000000000000000 : _29_;
+  assign _41_ = rst ? 64'h0000000000000000 : _30_;
+  assign _42_ = rst ? 64'h0000000000000000 : _31_;
+  assign _43_ = rst ? 1'h0 : _32_;
+  assign _44_ = rst ? 7'h00 : _33_;
+  assign _45_ = rst ? neg_result : _34_;
+  assign _46_ = rst ? is_modulus : _35_;
+  assign _47_ = rst ? is_32bit : _36_;
+  assign _48_ = rst ? is_signed : _37_;
+  assign _49_ = rst ? overflow : _38_;
+  assign _50_ = rst ? ovf32 : _39_;
+  always @(posedge clk)
+    dend <= _40_;
+  always @(posedge clk)
+    div <= _41_;
+  always @(posedge clk)
+    quot <= _42_;
+  always @(posedge clk)
+    running <= _43_;
+  always @(posedge clk)
+    count <= _44_;
+  always @(posedge clk)
+    neg_result <= _45_;
+  always @(posedge clk)
+    is_modulus <= _46_;
+  always @(posedge clk)
+    is_32bit <= _47_;
+  always @(posedge clk)
+    is_signed <= _48_;
+  always @(posedge clk)
+    overflow <= _49_;
+  always @(posedge clk)
+    ovf32 <= _50_;
+  assign result = is_modulus ? dend[128:65] : quot;
+  assign _51_ = - $signed({ 1'h0, result });
+  assign sresult = neg_result ? _51_ : { 1'h0, result };
+  assign _52_ = ~ is_32bit;
+  assign _53_ = sresult[64] ^ sresult[63];
+  assign _54_ = is_signed & _53_;
+  assign _55_ = overflow | _54_;
+  assign _56_ = sresult[32] != sresult[31];
+  assign _57_ = ovf32 | _56_;
+  assign _58_ = _57_ ? 1'h1 : 1'h0;
+  assign _59_ = is_signed ? _58_ : ovf32;
+  assign did_ovf = _52_ ? _55_ : _59_;
+  assign _60_ = ~ is_modulus;
+  assign _61_ = is_32bit & _60_;
+  assign _62_ = _61_ ? { 32'h00000000, sresult[31:0] } : sresult[63:0];
+  assign oresult = did_ovf ? 64'h0000000000000000 : _62_;
+  assign _63_ = count == 7'h40;
+  assign _64_ = _63_ ? 1'h1 : 1'h0;
+  always @(posedge clk)
+    _65_ <= { did_ovf, oresult, _64_ };
+  assign d_out = _65_;
+endmodule
+
+module execute1_bf8b4530d8d246dd74ac53a13471bba17941dff7(clk, rst, e_in, l_in, ext_irq_in, flush_out, stall_out, l_out, f_out, e_out, dbg_msr_out, icache_inval, terminate_out);
+  wire _0000_;
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+  input clk;
+  wire [63:0] countzero_result;
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+  output [63:0] dbg_msr_out;
+  wire [65:0] divider_to_x;
+  input [374:0] e_in;
+  output [190:0] e_out;
+  input ext_irq_in;
+  output [66:0] f_out;
+  output flush_out;
+  output icache_inval;
+  input [6:0] l_in;
+  output [321:0] l_out;
+  wire [63:0] logical_result;
+  wire [65:0] multiply_to_x;
+  wire [63:0] parity_result;
+  wire [63:0] popcnt_result;
+  reg [334:0] r;
+  wire right_shift;
+  wire rot_clear_left;
+  wire rot_clear_right;
+  wire rot_sign_ext;
+  wire rotator_carry;
+  wire [63:0] rotator_result;
+  input rst;
+  output stall_out;
+  output terminate_out;
+  reg [0:0] \$mem$\7795  [61:0];
+  assign _0834_ = _0169_[0] ? e_in[287] : e_in[286];
+  assign _0835_ = _0169_[0] ? e_in[291] : e_in[290];
+  assign _0836_ = _0169_[0] ? e_in[295] : e_in[294];
+  assign _0837_ = _0169_[0] ? e_in[299] : e_in[298];
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+  assign _0847_ = _0192_[0] ? e_in[299] : e_in[298];
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+  always @(posedge clk)
+    _0012_ <= _0006_;
+  always @(posedge clk)
+    r <= _0007_;
+  always @(posedge clk)
+    ctrl <= { _0010_, _0009_, _0008_ };
+  assign _0013_ = r[114] ? r[119:115] : e_in[322:318];
+  assign _0014_ = e_in[334] ? { b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31], b_in[31:0], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31], a_in[31:0] } : { 33'h000000000, b_in[31:0], 33'h000000000, a_in[31:0] };
+  assign _0015_ = e_in[334] ? { b_in[63], b_in, a_in[63], a_in } : { 1'h0, b_in, 1'h0, a_in };
+  assign _0016_ = e_in[333] ? _0014_ : _0015_;
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+  assign _0019_ = e_in[334] ? _0017_ : 1'h0;
+  assign _0020_ = e_in[334] ? _0018_ : 1'h0;
+  assign _0021_ = ~ _0019_;
+  assign _0022_ = - $signed(a_in);
+  assign _0023_ = _0021_ ? a_in : _0022_;
+  assign _0024_ = ~ _0020_;
+  assign _0025_ = - $signed(b_in);
+  assign _0026_ = _0024_ ? b_in : _0025_;
+  assign _0027_ = e_in[8:3] == 6'h27;
+  assign _0028_ = _0027_ ? 1'h1 : 1'h0;
+  assign _0029_ = ~ _0028_;
+  assign _0030_ = _0020_ & _0029_;
+  assign _0031_ = _0019_ ^ _0030_;
+  assign _0032_ = ~ e_in[333];
+  assign _0033_ = e_in[8:3] == 6'h16;
+  assign _0034_ = _0033_ ? 1'h1 : 1'h0;
+  assign _0035_ = e_in[8:3] == 6'h16;
+  assign _0036_ = _0035_ ? { _0023_[31:0], 32'h00000000 } : { 32'h00000000, _0023_[31:0] };
+  assign _0037_ = _0032_ ? { _0026_, _0023_ } : { 32'h00000000, _0026_[31:0], _0036_ };
+  assign _0038_ = _0032_ ? _0034_ : 1'h0;
+  assign _0039_ = ctrl[63:0] + 64'h0000000000000001;
+  assign _0040_ = ctrl[127:64] - 64'h0000000000000001;
+  assign _0041_ = ext_irq_in ? 64'h0000000000000500 : ctrl[256:193];
+  assign _0042_ = ext_irq_in ? 1'h1 : 1'h0;
+  assign _0043_ = ctrl[127] ? 64'h0000000000000900 : _0041_;
+  assign _0044_ = ctrl[127] ? 1'h1 : _0042_;
+  assign _0045_ = ctrl[143] ? _0043_ : ctrl[256:193];
+  assign _0046_ = ctrl[143] ? _0044_ : 1'h0;
+  assign _0047_ = ~ ctrl[142];
+  assign _0048_ = e_in[72:9] + 64'h0000000000000004;
+  assign _0049_ = e_in[8:3] == 6'h38;
+  assign right_shift = _0049_ ? 1'h1 : 1'h0;
+  assign _0050_ = e_in[8:3] == 6'h32;
+  assign _0051_ = e_in[8:3] == 6'h33;
+  assign _0052_ = _0050_ | _0051_;
+  assign rot_clear_left = _0052_ ? 1'h1 : 1'h0;
+  assign _0053_ = e_in[8:3] == 6'h32;
+  assign _0054_ = e_in[8:3] == 6'h34;
+  assign _0055_ = _0053_ | _0054_;
+  assign rot_clear_right = _0055_ ? 1'h1 : 1'h0;
+  assign _0056_ = e_in[8:3] == 6'h18;
+  assign rot_sign_ext = _0056_ ? 1'h1 : 1'h0;
+  assign _0057_ = ctrl[192] == 1'h1;
+  assign _0058_ = _0046_ & e_in[0];
+  assign _0059_ = e_in[0] & ctrl[142];
+  assign _0060_ = 6'h3d - e_in[8:3];
+  assign _0061_ = _0773_ == 1'h1;
+  assign _0062_ = e_in[8:3] == 6'h26;
+  assign _0063_ = e_in[8:3] == 6'h2a;
+  assign _0064_ = _0062_ | _0063_;
+  assign _0065_ = _0064_ ? e_in[355] : 1'h0;
+  assign _0066_ = _0061_ ? 1'h1 : _0065_;
+  assign _0067_ = _0059_ & _0066_;
+  assign _0068_ = e_in[2:1] == 2'h1;
+  assign _0069_ = e_in[0] & _0068_;
+  assign _0070_ = e_in[8:3] == 6'h00;
+  assign _0071_ = e_in[336] ? { ctrl[191:159], 4'h0, ctrl[154:150], 6'h00, ctrl[143:128], 64'h0000000000000c00 } : { ctrl[320:257], _0045_ };
+  assign _0072_ = e_in[336] ? 1'h1 : 1'h0;
+  assign _0073_ = e_in[336] ? 1'h1 : 1'h0;
+  assign _0074_ = e_in[336] ? 1'h0 : 1'h1;
+  assign _0075_ = e_in[8:3] == 6'h35;
+  assign _0076_ = e_in[345:336] == 10'h100;
+  assign _0077_ = _0076_ ? 1'h1 : 1'h0;
+  assign _0078_ = _0076_ ? 1'h0 : 1'h1;
+  assign _0079_ = e_in[8:3] == 6'h04;
+  assign _0080_ = e_in[8:3] == 6'h01;
+  assign _0081_ = ~ e_in[326];
+  assign _0082_ = ~ a_in;
+  assign _0083_ = _0081_ ? a_in : _0082_;
+  assign _0084_ = e_in[329:328] == 2'h0;
+  assign _0085_ = e_in[329:328] == 2'h1;
+  assign _0086_ = e_in[329:328] == 2'h2;
+  function [0:0] \5155 ;
+    input [0:0] a;
+    input [2:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \5155  = b[0:0];
+      3'b?1?:
+        \5155  = b[1:1];
+      3'b1??:
+        \5155  = b[2:2];
+      default:
+        \5155  = a;
+    endcase
+  endfunction
+  assign _0087_ = \5155 (1'hx, { 1'h1, _0013_[0], 1'h0 }, { _0086_, _0085_, _0084_ });
+  assign _0088_ = { 1'h0, _0083_ } + { 1'h0, b_in };
+  assign _0089_ = _0088_ + { 64'h0000000000000000, _0087_ };
+  assign _0090_ = _0089_[32] ^ _0083_[32];
+  assign _0091_ = _0090_ ^ b_in[32];
+  assign _0092_ = e_in[8:3] == 6'h02;
+  assign _0093_ = e_in[330] ? { e_in[72:9], 7'h44, _0013_[4:2], _0091_, _0089_[64], 106'h200000000000000000000000000, e_in[78:73], 3'h1 } : { e_in[72:9], 7'h44, _0013_, 106'h000000000000000000000000000, e_in[78:73], 3'h1 };
+  assign _0094_ = _0089_[64] ^ _0089_[63];
+  assign _0095_ = _0083_[63] ^ b_in[63];
+  assign _0096_ = ~ _0095_;
+  assign _0097_ = _0094_ & _0096_;
+  assign _0098_ = _0091_ ^ _0089_[31];
+  assign _0099_ = _0083_[31] ^ b_in[31];
+  assign _0100_ = ~ _0099_;
+  assign _0101_ = _0098_ & _0100_;
+  assign _0102_ = _0097_ ? 1'h1 : _0093_[119];
+  assign _0103_ = e_in[325] ? { _0093_[190:120], _0102_, _0101_, _0097_, _0093_[116:115], 1'h1, _0093_[113:0] } : _0093_;
+  assign _0104_ = e_in[8:3] == 6'h09;
+  assign _0105_ = ~ e_in[333];
+  assign _0106_ = _0104_ ? e_in[356] : _0105_;
+  assign _0107_ = a_in[31:0] ^ b_in[31:0];
+  assign _0108_ = | _0107_;
+  assign _0109_ = ~ _0108_;
+  assign _0110_ = a_in[63:32] ^ b_in[63:32];
+  assign _0111_ = | _0110_;
+  assign _0112_ = ~ _0111_;
+  assign _0113_ = ~ _0106_;
+  assign _0114_ = _0113_ | _0112_;
+  assign _0115_ = _0109_ & _0114_;
+  assign _0116_ = _0106_ ? a_in[63] : a_in[31];
+  assign _0117_ = _0106_ ? b_in[63] : b_in[31];
+  assign _0118_ = _0116_ != _0117_;
+  assign _0119_ = ~ _0106_;
+  assign _0120_ = _0119_ & _0091_;
+  assign _0121_ = _0106_ & _0089_[64];
+  assign _0122_ = _0120_ | _0121_;
+  assign _0123_ = ~ _0122_;
+  assign _0124_ = ~ _0122_;
+  assign _0125_ = _0118_ ? { _0116_, _0117_, 1'h0, _0117_, _0116_ } : { _0122_, _0123_, 1'h0, _0122_, _0124_ };
+  assign _0126_ = _0115_ ? 5'h04 : _0125_;
+  assign _0127_ = e_in[8:3] == 6'h09;
+  assign _0128_ = e_in[334] ? { _0126_[4:2], _0013_[4] } : { _0126_[1:0], _0126_[2], _0013_[4] };
+  assign _0129_ = e_in[360:358] == 3'h0;
+  assign _0130_ = e_in[360:358] == 3'h1;
+  assign _0131_ = e_in[360:358] == 3'h2;
+  assign _0132_ = e_in[360:358] == 3'h3;
+  assign _0133_ = e_in[360:358] == 3'h4;
+  assign _0134_ = e_in[360:358] == 3'h5;
+  assign _0135_ = e_in[360:358] == 3'h6;
+  assign _0136_ = e_in[360:358] == 3'h7;
+  function [7:0] \5353 ;
+    input [7:0] a;
+    input [63:0] b;
+    input [7:0] s;
+    (* parallel_case *)
+    casez (s)
+      8'b???????1:
+        \5353  = b[7:0];
+      8'b??????1?:
+        \5353  = b[15:8];
+      8'b?????1??:
+        \5353  = b[23:16];
+      8'b????1???:
+        \5353  = b[31:24];
+      8'b???1????:
+        \5353  = b[39:32];
+      8'b??1?????:
+        \5353  = b[47:40];
+      8'b?1??????:
+        \5353  = b[55:48];
+      8'b1???????:
+        \5353  = b[63:56];
+      default:
+        \5353  = a;
+    endcase
+  endfunction
+  assign _0137_ = \5353 (8'h00, 64'h0102040810204080, { _0136_, _0135_, _0134_, _0133_, _0132_, _0131_, _0130_, _0129_ });
+  assign _0138_ = _0126_ & e_in[360:356];
+  assign _0139_ = | _0138_;
+  assign _0140_ = _0139_ ? { ctrl[191:159], 4'h0, ctrl[154:150], 6'h02, ctrl[143:128], 64'h0000000000000700 } : { ctrl[320:257], _0045_ };
+  assign _0141_ = _0139_ ? 1'h1 : 1'h0;
+  assign _0142_ = _0127_ ? { ctrl[320:257], _0045_ } : _0140_;
+  assign _0143_ = _0127_ ? { _0128_, _0128_, _0128_, _0128_, _0128_, _0128_, _0128_, _0128_, _0137_, 1'h1 } : 41'h00000000000;
+  assign _0144_ = _0127_ ? 1'h0 : _0141_;
+  assign _0145_ = _0092_ ? { ctrl[320:257], _0045_ } : _0142_;
+  assign _0146_ = _0092_ ? _0103_[72:0] : { 64'h0000000000000000, e_in[78:73], 3'h1 };
+  assign _0147_ = _0092_ ? _0103_[113:73] : _0143_;
+  assign _0148_ = _0092_ ? _0103_[190:114] : { e_in[72:9], 7'h44, _0013_, 1'h0 };
+  assign _0149_ = _0092_ ? 1'h1 : 1'h0;
+  assign _0150_ = _0092_ ? 1'h0 : _0144_;
+  assign _0151_ = e_in[8:3] == 6'h02;
+  assign _0152_ = e_in[8:3] == 6'h09;
+  assign _0153_ = _0151_ | _0152_;
+  assign _0154_ = e_in[8:3] == 6'h3b;
+  assign _0155_ = _0153_ | _0154_;
+  assign _0156_ = e_in[8:3] == 6'h03;
+  assign _0157_ = e_in[8:3] == 6'h2e;
+  assign _0158_ = _0156_ | _0157_;
+  assign _0159_ = e_in[8:3] == 6'h3c;
+  assign _0160_ = _0158_ | _0159_;
+  assign _0161_ = e_in[72:9] + b_in;
+  assign _0162_ = e_in[336] ? b_in : _0161_;
+  assign _0163_ = e_in[8:3] == 6'h05;
+  assign _0164_ = ~ e_in[358];
+  assign _0165_ = a_in - 64'h0000000000000001;
+  assign _0166_ = _0164_ ? 6'h21 : e_in[78:73];
+  assign _0167_ = _0164_ ? _0165_ : 64'h0000000000000000;
+  assign _0168_ = _0164_ ? 1'h1 : 1'h0;
+  assign _0169_ = 32'd31 - { 27'h0000000, e_in[355:351] };
+  assign _0170_ = _0784_ == e_in[359];
+  assign _0171_ = _0170_ ? 1'h1 : 1'h0;
+  assign _0172_ = a_in != 64'h0000000000000001;
+  assign _0173_ = _0172_ ? 1'h1 : 1'h0;
+  assign _0174_ = _0173_ ^ e_in[357];
+  assign _0175_ = e_in[358] | _0174_;
+  assign _0176_ = e_in[360] | _0171_;
+  assign _0177_ = _0175_ & _0176_;
+  assign _0178_ = _0177_ ? 32'd1 : 32'd0;
+  assign _0179_ = _0178_ == 32'd1;
+  assign _0180_ = e_in[72:9] + b_in;
+  assign _0181_ = e_in[336] ? b_in : _0180_;
+  assign _0182_ = _0179_ ? 1'h1 : 1'h0;
+  assign _0183_ = _0179_ ? _0181_ : 64'h0000000000000000;
+  assign _0184_ = e_in[8:3] == 6'h06;
+  assign _0185_ = ~ e_in[358];
+  assign _0186_ = ~ e_in[345];
+  assign _0187_ = _0185_ & _0186_;
+  assign _0188_ = a_in - 64'h0000000000000001;
+  assign _0189_ = _0187_ ? 6'h21 : e_in[78:73];
+  assign _0190_ = _0187_ ? _0188_ : 64'h0000000000000000;
+  assign _0191_ = _0187_ ? 1'h1 : 1'h0;
+  assign _0192_ = 32'd31 - { 27'h0000000, e_in[355:351] };
+  assign _0193_ = _0795_ == e_in[359];
+  assign _0194_ = _0193_ ? 1'h1 : 1'h0;
+  assign _0195_ = a_in != 64'h0000000000000001;
+  assign _0196_ = _0195_ ? 1'h1 : 1'h0;
+  assign _0197_ = _0196_ ^ e_in[357];
+  assign _0198_ = e_in[358] | _0197_;
+  assign _0199_ = e_in[360] | _0194_;
+  assign _0200_ = _0198_ & _0199_;
+  assign _0201_ = _0200_ ? 32'd1 : 32'd0;
+  assign _0202_ = _0201_ == 32'd1;
+  assign _0203_ = _0202_ ? 1'h1 : 1'h0;
+  assign _0204_ = _0202_ ? { b_in[63:2], 2'h0 } : 64'h0000000000000000;
+  assign _0205_ = e_in[8:3] == 6'h07;
+  assign _0206_ = b_in[5] | b_in[14];
+  assign _0207_ = ~ b_in[14];
+  assign _0208_ = b_in[14] ? 2'h3 : b_in[5:4];
+  assign _0209_ = b_in[14] ? 1'h1 : b_in[15];
+  assign _0210_ = e_in[8:3] == 6'h31;
+  assign _0211_ = c_in[7:0] == b_in[7:0];
+  assign _0212_ = _0211_ ? 8'hff : 8'h00;
+  assign _0213_ = c_in[15:8] == b_in[15:8];
+  assign _0214_ = _0213_ ? 8'hff : 8'h00;
+  assign _0215_ = c_in[23:16] == b_in[23:16];
+  assign _0216_ = _0215_ ? 8'hff : 8'h00;
+  assign _0217_ = c_in[31:24] == b_in[31:24];
+  assign _0218_ = _0217_ ? 8'hff : 8'h00;
+  assign _0219_ = c_in[39:32] == b_in[39:32];
+  assign _0220_ = _0219_ ? 8'hff : 8'h00;
+  assign _0221_ = c_in[47:40] == b_in[47:40];
+  assign _0222_ = _0221_ ? 8'hff : 8'h00;
+  assign _0223_ = c_in[55:48] == b_in[55:48];
+  assign _0224_ = _0223_ ? 8'hff : 8'h00;
+  assign _0225_ = c_in[63:56] == b_in[63:56];
+  assign _0226_ = _0225_ ? 8'hff : 8'h00;
+  assign _0227_ = e_in[8:3] == 6'h0a;
+  assign _0228_ = e_in[8:3] == 6'h0d;
+  assign _0229_ = e_in[367] & c_in[7];
+  assign _0230_ = e_in[368] & c_in[15];
+  assign _0231_ = _0229_ | _0230_;
+  assign _0232_ = e_in[369] & c_in[31];
+  assign _0233_ = _0231_ | _0232_;
+  assign _0234_ = e_in[369] ? c_in[31:16] : { _0233_, _0233_, _0233_, _0233_, _0233_, _0233_, _0233_, _0233_, _0233_, _0233_, _0233_, _0233_, _0233_, _0233_, _0233_, _0233_ };
+  assign _0235_ = e_in[369] | e_in[368];
+  assign _0236_ = _0235_ ? c_in[15:8] : { _0233_, _0233_, _0233_, _0233_, _0233_, _0233_, _0233_, _0233_ };
+  assign _0237_ = e_in[8:3] == 6'h17;
+  assign _0238_ = 32'd31 - { 27'h0000000, e_in[345:341] };
+  assign _0239_ = _0806_ ? a_in : b_in;
+  assign _0240_ = e_in[8:3] == 6'h1b;
+  assign _0241_ = ~ e_in[336];
+  assign _0242_ = e_in[360:358] == 3'h0;
+  assign _0243_ = e_in[360:358] == 3'h1;
+  assign _0244_ = e_in[360:358] == 3'h2;
+  assign _0245_ = e_in[360:358] == 3'h3;
+  assign _0246_ = e_in[360:358] == 3'h4;
+  assign _0247_ = e_in[360:358] == 3'h5;
+  assign _0248_ = e_in[360:358] == 3'h6;
+  assign _0249_ = e_in[360:358] == 3'h7;
+  function [7:0] \5912 ;
+    input [7:0] a;
+    input [63:0] b;
+    input [7:0] s;
+    (* parallel_case *)
+    casez (s)
+      8'b???????1:
+        \5912  = b[7:0];
+      8'b??????1?:
+        \5912  = b[15:8];
+      8'b?????1??:
+        \5912  = b[23:16];
+      8'b????1???:
+        \5912  = b[31:24];
+      8'b???1????:
+        \5912  = b[39:32];
+      8'b??1?????:
+        \5912  = b[47:40];
+      8'b?1??????:
+        \5912  = b[55:48];
+      8'b1???????:
+        \5912  = b[63:56];
+      default:
+        \5912  = a;
+    endcase
+  endfunction
+  assign _0250_ = \5912 (8'h00, 64'h0102040810204080, { _0249_, _0248_, _0247_, _0246_, _0245_, _0244_, _0243_, _0242_ });
+  assign _0251_ = 32'd0 == { 29'h00000000, e_in[355:353] };
+  assign _0252_ = _0251_ ? e_in[317:314] : 4'h0;
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+  assign _0271_ = 32'd31 - { 27'h0000000, _0267_[4:0] };
+  assign _0272_ = $signed(_0271_) / $signed(32'd4);
+  assign _0273_ = _0272_[2:0] == 3'h0;
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+  assign _0277_ = _0272_[2:0] == 3'h4;
+  assign _0278_ = _0272_[2:0] == 3'h5;
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+  function [7:0] \6042 ;
+    input [7:0] a;
+    input [63:0] b;
+    input [7:0] s;
+    (* parallel_case *)
+    casez (s)
+      8'b???????1:
+        \6042  = b[7:0];
+      8'b??????1?:
+        \6042  = b[15:8];
+      8'b?????1??:
+        \6042  = b[23:16];
+      8'b????1???:
+        \6042  = b[31:24];
+      8'b???1????:
+        \6042  = b[39:32];
+      8'b??1?????:
+        \6042  = b[47:40];
+      8'b?1??????:
+        \6042  = b[55:48];
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+      default:
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+    endcase
+  endfunction
+  assign _0281_ = \6042 (8'h00, 64'h0102040810204080, { _0280_, _0279_, _0278_, _0277_, _0276_, _0275_, _0274_, _0273_ });
+  assign _0282_ = 32'd0 == { 27'h0000000, _0267_[4:0] };
+  assign _0283_ = _0282_ ? _0833_ : e_in[286];
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+  assign _0309_ = _0308_ ? _0833_ : e_in[299];
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+  assign _0327_ = _0326_ ? _0833_ : e_in[308];
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+  assign _0333_ = _0332_ ? _0833_ : e_in[311];
+  assign _0334_ = 32'd26 == { 27'h0000000, _0267_[4:0] };
+  assign _0335_ = _0334_ ? _0833_ : e_in[312];
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+  assign _0337_ = _0336_ ? _0833_ : e_in[313];
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+  assign _0339_ = _0338_ ? _0833_ : e_in[314];
+  assign _0340_ = 32'd29 == { 27'h0000000, _0267_[4:0] };
+  assign _0341_ = _0340_ ? _0833_ : e_in[315];
+  assign _0342_ = 32'd30 == { 27'h0000000, _0267_[4:0] };
+  assign _0343_ = _0342_ ? _0833_ : e_in[316];
+  assign _0344_ = 32'd31 == { 27'h0000000, _0267_[4:0] };
+  assign _0345_ = _0344_ ? _0833_ : e_in[317];
+  assign _0346_ = _0241_ ? { _0266_, _0266_, _0266_, _0266_, _0266_, _0266_, _0266_, _0266_, _0250_, 1'h1 } : { _0345_, _0343_, _0341_, _0339_, _0337_, _0335_, _0333_, _0331_, _0329_, _0327_, _0325_, _0323_, _0321_, _0319_, _0317_, _0315_, _0313_, _0311_, _0309_, _0307_, _0305_, _0303_, _0301_, _0299_, _0297_, _0295_, _0293_, _0291_, _0289_, _0287_, _0285_, _0283_, _0281_, 1'h1 };
+  assign _0347_ = e_in[8:3] == 6'h0e;
+  assign _0348_ = e_in[8:3] == 6'h25;
+  assign _0349_ = { 22'h000000, e_in[350:346], e_in[355:351] } == 32'd1;
+  assign _0350_ = _0349_ ? { 32'h00000000, _0013_[4], _0013_[2], _0013_[0], 9'h000, _0013_[3], _0013_[1] } : a_in[63:18];
+  assign _0351_ = { e_in[350:346], e_in[355:351] } == 10'h10c;
+  assign _0352_ = { e_in[350:346], e_in[355:351] } == 10'h016;
+  assign _0353_ = ctrl[142] ? 1'h1 : 1'h0;
+  function [63:0] \6311 ;
+    input [63:0] a;
+    input [127:0] b;
+    input [1:0] s;
+    (* parallel_case *)
+    casez (s)
+      2'b?1:
+        \6311  = b[63:0];
+      2'b1?:
+        \6311  = b[127:64];
+      default:
+        \6311  = a;
+    endcase
+  endfunction
+  assign _0354_ = \6311 (c_in, ctrl[127:0], { _0352_, _0351_ });
+  function [0:0] \6313 ;
+    input [0:0] a;
+    input [1:0] b;
+    input [1:0] s;
+    (* parallel_case *)
+    casez (s)
+      2'b?1:
+        \6313  = b[0:0];
+      2'b1?:
+        \6313  = b[1:1];
+      default:
+        \6313  = a;
+    endcase
+  endfunction
+  assign _0355_ = \6313 (_0353_, 2'h0, { _0352_, _0351_ });
+  assign _0356_ = e_in[84] ? { _0350_, a_in[17:0] } : _0354_;
+  assign _0357_ = e_in[84] ? 1'h0 : _0355_;
+  assign _0358_ = e_in[8:3] == 6'h26;
+  assign _0359_ = ~ e_in[355];
+  assign _0360_ = e_in[354] ? 1'h0 : 1'h1;
+  assign _0361_ = e_in[354] ? 1'h0 : 1'h1;
+  assign _0362_ = e_in[354] ? 3'h0 : 3'hx;
+  assign _0363_ = _0369_ ? 1'h0 : _0360_;
+  assign _0364_ = _0370_ ? 1'h0 : _0361_;
+  assign _0365_ = _0371_ ? 3'h1 : _0362_;
+  assign _0366_ = e_in[353] & _0360_;
+  assign _0367_ = e_in[353] & _0360_;
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+  assign _0427_ = _0426_ ? e_in[313:310] : 4'h0;
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+  assign _0431_ = _0430_ ? e_in[305:302] : 4'h0;
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+  assign _0435_ = _0434_ ? e_in[297:294] : 4'h0;
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+  assign _0439_ = _0438_ ? e_in[289:286] : 4'h0;
+  assign _0440_ = _0359_ ? { 32'h00000000, e_in[317:286] } : { 32'h00000000, _0425_, _0427_, _0429_, _0431_, _0433_, _0435_, _0437_, _0439_ };
+  assign _0441_ = e_in[8:3] == 6'h24;
+  assign _0442_ = ~ e_in[355];
+  assign _0443_ = e_in[354] ? 1'h0 : 1'h1;
+  assign _0444_ = e_in[354] ? 1'h0 : 1'h1;
+  assign _0445_ = e_in[354] ? 3'h0 : 3'hx;
+  assign _0446_ = _0452_ ? 1'h0 : _0443_;
+  assign _0447_ = _0453_ ? 1'h0 : _0444_;
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+  assign _0450_ = e_in[353] & _0443_;
+  assign _0451_ = e_in[353] & _0443_;
+  assign _0452_ = _0443_ & _0449_;
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+  assign _0506_ = _0500_ ? 3'h7 : _0501_;
+  assign _0507_ = _0506_ == 3'h0;
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+  function [7:0] \6671 ;
+    input [7:0] a;
+    input [63:0] b;
+    input [7:0] s;
+    (* parallel_case *)
+    casez (s)
+      8'b???????1:
+        \6671  = b[7:0];
+      8'b??????1?:
+        \6671  = b[15:8];
+      8'b?????1??:
+        \6671  = b[23:16];
+      8'b????1???:
+        \6671  = b[31:24];
+      8'b???1????:
+        \6671  = b[39:32];
+      8'b??1?????:
+        \6671  = b[47:40];
+      8'b?1??????:
+        \6671  = b[55:48];
+      8'b1???????:
+        \6671  = b[63:56];
+      default:
+        \6671  = a;
+    endcase
+  endfunction
+  assign _0515_ = \6671 (8'h00, 64'h0102040810204080, { _0514_, _0513_, _0512_, _0511_, _0510_, _0509_, _0508_, _0507_ });
+  assign _0516_ = _0442_ ? e_in[354:347] : _0515_;
+  assign _0517_ = e_in[8:3] == 6'h28;
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+  function [63:0] \6761 ;
+    input [63:0] a;
+    input [63:0] b;
+    input [0:0] s;
+    (* parallel_case *)
+    casez (s)
+      1'b1:
+        \6761  = b[63:0];
+      default:
+        \6761  = a;
+    endcase
+  endfunction
+  assign _0531_ = \6761 (_0040_, c_in, _0529_);
+  function [0:0] \6763 ;
+    input [0:0] a;
+    input [0:0] b;
+    input [0:0] s;
+    (* parallel_case *)
+    casez (s)
+      1'b1:
+        \6763  = b[0:0];
+      default:
+        \6763  = a;
+    endcase
+  endfunction
+  assign _0532_ = \6763 (_0530_, 1'h0, _0529_);
+  assign _0533_ = e_in[78] ? _0040_ : _0531_;
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+  assign _0535_ = e_in[78] ? c_in : 64'h0000000000000000;
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+  assign _0538_ = e_in[8:3] == 6'h2a;
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+  assign _0541_ = e_in[330] ? { e_in[72:9], 7'h44, _0013_[4:2], rotator_carry, rotator_carry, 106'h200000000000000000000000000, e_in[78:73], 3'h1 } : { e_in[72:9], 7'h44, _0013_, 106'h000000000000000000000000000, e_in[78:73], 3'h1 };
+  assign _0542_ = e_in[8:3] == 6'h32;
+  assign _0543_ = e_in[8:3] == 6'h33;
+  assign _0544_ = _0542_ | _0543_;
+  assign _0545_ = e_in[8:3] == 6'h34;
+  assign _0546_ = _0544_ | _0545_;
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+  assign _0548_ = _0546_ | _0547_;
+  assign _0549_ = e_in[8:3] == 6'h38;
+  assign _0550_ = _0548_ | _0549_;
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+  assign _0552_ = _0550_ | _0551_;
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+  assign _0554_ = e_in[8:3] == 6'h19;
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+  assign _0556_ = e_in[8:3] == 6'h2c;
+  assign _0557_ = _0555_ | _0556_;
+  assign _0558_ = e_in[8:3] == 6'h2d;
+  assign _0559_ = _0557_ | _0558_;
+  assign _0560_ = e_in[8:3] == 6'h15;
+  assign _0561_ = e_in[8:3] == 6'h16;
+  assign _0562_ = _0560_ | _0561_;
+  assign _0563_ = e_in[8:3] == 6'h27;
+  assign _0564_ = _0562_ | _0563_;
+  function [0:0] \6847 ;
+    input [0:0] a;
+    input [27:0] b;
+    input [27:0] s;
+    (* parallel_case *)
+    casez (s)
+      28'b???????????????????????????1:
+        \6847  = b[0:0];
+      28'b??????????????????????????1?:
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+  function [0:0] \6848 ;
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+  function [0:0] \6849 ;
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+  endfunction
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+  function [0:0] \6850 ;
+    input [0:0] a;
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+    (* parallel_case *)
+    casez (s)
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+  function [63:0] \6851 ;
+    input [63:0] a;
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+    (* parallel_case *)
+    casez (s)
+      28'b???????????????????????????1:
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+  endfunction
+  assign _0569_ = \6851 (64'h0000000000000000, { 192'h000000000000000000000000000000000000000000000000, _0048_, 896'h00000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000, a_in[63:2], 2'h0, _0204_, _0183_, _0162_, 384'h000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000 }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
+  function [0:0] \6854 ;
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+    (* parallel_case *)
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+      28'b?????????????????????1??????:
+        \6854  = b[6:6];
+      28'b????????????????????1???????:
+        \6854  = b[7:7];
+      28'b???????????????????1????????:
+        \6854  = b[8:8];
+      28'b??????????????????1?????????:
+        \6854  = b[9:9];
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+  endfunction
+  assign _0577_ = \6875 (ctrl[139:134], { ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], _0521_[9:4], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], b_in[11:6], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134], ctrl[139:134] }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
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+  function [5:0] \6886 ;
+    input [5:0] a;
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+      28'b??????????????????????????1?:
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+      28'b????????????????????????1???:
+        \6886  = b[23:18];
+      28'b???????????????????????1????:
+        \6886  = b[29:24];
+      28'b??????????????????????1?????:
+        \6886  = b[35:30];
+      28'b?????????????????????1??????:
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+      28'b????1???????????????????????:
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+      28'b???1????????????????????????:
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+    endcase
+  endfunction
+  assign _0581_ = \6886 (ctrl[149:144], { ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], _0524_[5:0], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144], ctrl[149:144] }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
+  function [4:0] \6889 ;
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+    (* parallel_case *)
+    casez (s)
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+        \6889  = b[24:20];
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+      28'b?????????????????????1??????:
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+      28'b???????????????????1????????:
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+      28'b??????????????????1?????????:
+        \6889  = b[49:45];
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+        \6889  = b[54:50];
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+      28'b???????????????1????????????:
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+      28'b??????????????1?????????????:
+        \6889  = b[69:65];
+      28'b?????????????1??????????????:
+        \6889  = b[74:70];
+      28'b????????????1???????????????:
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+      28'b???????????1????????????????:
+        \6889  = b[84:80];
+      28'b??????????1?????????????????:
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+      28'b?????????1??????????????????:
+        \6889  = b[94:90];
+      28'b????????1???????????????????:
+        \6889  = b[99:95];
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+      28'b????1???????????????????????:
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+      28'b???1????????????????????????:
+        \6889  = b[124:120];
+      28'b??1?????????????????????????:
+        \6889  = b[129:125];
+      28'b?1??????????????????????????:
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+      default:
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+    endcase
+  endfunction
+  assign _0582_ = \6889 (ctrl[154:150], { ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], _0524_[10:6], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], b_in[26:22], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150], ctrl[154:150] }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
+  function [3:0] \6892 ;
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+    endcase
+  endfunction
+  assign _0583_ = \6892 (ctrl[158:155], { ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], _0524_[14:11], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155], ctrl[158:155] }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
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+        \6896  = b[724:696];
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+        \6896  = b[782:754];
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+      default:
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+    endcase
+  endfunction
+  assign _0584_ = \6896 (ctrl[187:159], { ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], _0524_[43:15], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], b_in[59:31], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159], ctrl[187:159] }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
+  function [0:0] \6899 ;
+    input [0:0] a;
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+    (* parallel_case *)
+    casez (s)
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+      28'b????????????????????????1???:
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+        \6899  = b[10:10];
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+    endcase
+  endfunction
+  assign _0586_ = \6902 (ctrl[191:189], { ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], _0525_, ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], b_in[63:61], ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189], ctrl[191:189] }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
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+        \6904  = b[1535:1408];
+      28'b???????????????1????????????:
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+    endcase
+  endfunction
+  assign _0587_ = \6904 ({ ctrl[320:257], _0045_ }, { ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, _0145_, ctrl[320:257], _0045_, ctrl[320:257], _0045_, _0071_, ctrl[320:257], _0045_ }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
+  function [0:0] \6905 ;
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+    (* parallel_case *)
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+  endfunction
+  assign _0590_ = \6909 (1'h1, { 4'h3, _0541_[0], 18'h3ffbf, _0146_[0], 4'hf }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
+  function [1:0] \6913 ;
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+    (* parallel_case *)
+    casez (s)
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+        \6913  = b[3:2];
+      28'b?????????????????????????1??:
+        \6913  = b[5:4];
+      28'b????????????????????????1???:
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+      28'b??????????????????????1?????:
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+  function [5:0] \6916 ;
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+  endfunction
+  assign _0592_ = \6916 (e_in[78:73], { e_in[78:73], e_in[78:73], e_in[78:73], e_in[78:73], _0541_[8:3], e_in[78:73], e_in[78:73], e_in[78:73], e_in[78:73], e_in[78:73], e_in[78:73], e_in[78:73], e_in[78:73], e_in[78:73], e_in[78:73], e_in[78:73], e_in[78:73], e_in[78:73], e_in[78:73], _0189_, _0166_, e_in[78:73], e_in[78:73], _0146_[8:3], e_in[78:73], e_in[78:73], e_in[78:73], e_in[78:73] }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
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+      default:
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+    endcase
+  endfunction
+  assign _0593_ = \6920 (64'h0000000000000000, { 256'h0000000000000000000000000000000000000000000000000000000000000000, _0541_[72:9], 1152'h000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000, _0146_[72:9], 256'h0000000000000000000000000000000000000000000000000000000000000000 }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
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+    endcase
+  endfunction
+  assign _0595_ = \6930 (8'h00, { 32'h00000000, _0541_[81:74], 32'h00000000, _0516_, 24'h000000, _0346_[8:1], 72'h000000000000000000, _0147_[8:1], 32'h00000000 }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
+  function [31:0] \6935 ;
+    input [31:0] a;
+    input [895:0] b;
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+    (* parallel_case *)
+    casez (s)
+      28'b???????????????????????????1:
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+        \6935  = b[383:352];
+      28'b???????????????1????????????:
+        \6935  = b[415:384];
+      28'b??????????????1?????????????:
+        \6935  = b[447:416];
+      28'b?????????????1??????????????:
+        \6935  = b[479:448];
+      28'b????????????1???????????????:
+        \6935  = b[511:480];
+      28'b???????????1????????????????:
+        \6935  = b[543:512];
+      28'b??????????1?????????????????:
+        \6935  = b[575:544];
+      28'b?????????1??????????????????:
+        \6935  = b[607:576];
+      28'b????????1???????????????????:
+        \6935  = b[639:608];
+      28'b???????1????????????????????:
+        \6935  = b[671:640];
+      28'b??????1?????????????????????:
+        \6935  = b[703:672];
+      28'b?????1??????????????????????:
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+      28'b????1???????????????????????:
+        \6935  = b[767:736];
+      28'b???1????????????????????????:
+        \6935  = b[799:768];
+      28'b??1?????????????????????????:
+        \6935  = b[831:800];
+      28'b?1??????????????????????????:
+        \6935  = b[863:832];
+      28'b1???????????????????????????:
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+      default:
+        \6935  = a;
+    endcase
+  endfunction
+  assign _0596_ = \6935 (32'd0, { 128'h00000000000000000000000000000000, _0541_[113:82], 128'h00000000000000000000000000000000, c_in[31:0], 96'h000000000000000000000000, _0346_[40:9], 288'h000000000000000000000000000000000000000000000000000000000000000000000000, _0147_[40:9], 128'h00000000000000000000000000000000 }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
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+      28'b????????????????1???????????:
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+  endfunction
+  assign _0597_ = \6940 ({ _0013_, 1'h0 }, { _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0541_[119:114], _0013_, 1'h0, _0013_, 1'h0, _0534_, _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0148_[5:0], _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0, _0013_, 1'h0 }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
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+    (* parallel_case *)
+    casez (s)
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+      default:
+        \6944  = a;
+    endcase
+  endfunction
+  assign _0598_ = \6944 ({ e_in[72:9], 7'h44 }, { e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, _0541_[190:120], e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, _0148_[76:6], e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44, e_in[72:9], 7'h44 }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
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+      28'b??????1?????????????????????:
+        \7024  = b[21:21];
+      28'b?????1??????????????????????:
+        \7024  = b[22:22];
+      28'b????1???????????????????????:
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+      28'b??1?????????????????????????:
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+      28'b?1??????????????????????????:
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+    endcase
+  endfunction
+  assign _0606_ = \7024 (1'h0, { 7'h07, _0536_, 11'h1da, _0191_, _0168_, 2'h1, _0149_, 4'h0 }, { _0564_, _0559_, _0554_, _0553_, _0552_, _0540_, _0539_, _0538_, _0526_, _0517_, _0441_, _0358_, _0348_, _0347_, _0240_, _0237_, _0228_, _0227_, _0210_, _0205_, _0184_, _0163_, _0160_, _0155_, _0080_, _0079_, _0075_, _0070_ });
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+  endfunction
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+  assign _0685_ = _0069_ ? _0608_ : 1'h0;
+  assign _0686_ = _0069_ ? _0609_ : 1'h0;
+  assign _0687_ = _0067_ ? 1'h0 : _0664_;
+  assign _0688_ = _0067_ ? { 64'h0000000000000000, _0047_, ctrl[133], 1'h0 } : _0665_;
+  assign _0689_ = _0067_ ? 1'h0 : _0666_;
+  assign _0690_ = _0067_ ? 1'h0 : _0667_;
+  assign _0691_ = _0067_ ? { ctrl[191:128], _0040_ } : _0668_;
+  assign _0692_ = _0067_ ? { ctrl[191:159], 4'h0, ctrl[154:150], 6'h04, ctrl[143:128], 64'h0000000000000700 } : _0669_;
+  assign _0693_ = _0067_ ? 1'h0 : _0670_;
+  assign _0694_ = _0067_ ? 1'h0 : _0671_;
+  assign _0695_ = _0067_ ? { r[334:259], 3'h0, r[255:192], 1'h0, e_in[72:9], 7'h44, _0013_, 115'h00000000000000000000000000000 } : { _0680_, _0679_, _0678_, _0677_, _0676_, _0675_, _0674_, _0673_, _0672_ };
+  assign _0696_ = _0067_ ? 64'h0000000000000000 : _0681_;
+  assign _0697_ = _0067_ ? 1'h0 : _0682_;
+  assign _0698_ = _0067_ ? 1'h0 : _0683_;
+  assign _0699_ = _0067_ ? 1'h1 : _0684_;
+  assign _0700_ = _0067_ ? 1'h0 : _0685_;
+  assign _0701_ = _0067_ ? 1'h0 : _0686_;
+  assign _0702_ = _0058_ ? 1'h0 : _0687_;
+  assign _0703_ = _0058_ ? { 64'h0000000000000000, _0047_, ctrl[133], 1'h0 } : _0688_;
+  assign _0704_ = _0058_ ? 1'h0 : _0689_;
+  assign _0705_ = _0058_ ? 1'h0 : _0690_;
+  assign _0706_ = _0058_ ? { ctrl[191:128], _0040_ } : _0691_;
+  assign _0707_ = _0058_ ? _0045_ : _0692_[63:0];
+  assign _0708_ = _0058_ ? { ctrl[191:159], 4'h0, ctrl[154:150], 6'h00, ctrl[143:128] } : _0692_[127:64];
+  assign _0709_ = _0058_ ? 1'h0 : _0693_;
+  assign _0710_ = _0058_ ? 1'h0 : _0694_;
+  assign _0711_ = _0058_ ? { r[334:259], 3'h0, r[255:192], 1'h0, e_in[72:9], 7'h44, _0013_, 115'h00000000000000000000000000000 } : _0695_;
+  assign _0712_ = _0058_ ? 64'h0000000000000000 : _0696_;
+  assign _0713_ = _0058_ ? 1'h0 : _0697_;
+  assign _0714_ = _0058_ ? 1'h0 : _0698_;
+  assign _0715_ = _0058_ ? 1'h1 : _0699_;
+  assign _0716_ = _0058_ ? 1'h0 : _0700_;
+  assign _0717_ = _0058_ ? 1'h0 : _0701_;
+  assign _0718_ = _0057_ ? 1'h0 : _0702_;
+  assign _0719_ = _0057_ ? { ctrl[256:193], 3'h5 } : _0703_;
+  assign _0720_ = _0057_ ? 1'h0 : _0704_;
+  assign _0721_ = _0057_ ? 1'h0 : _0705_;
+  assign _0722_ = _0057_ ? _0040_ : _0706_[63:0];
+  assign _0723_ = _0057_ ? 2'h1 : _0706_[65:64];
+  assign _0724_ = _0057_ ? ctrl[131:130] : _0706_[67:66];
+  assign _0725_ = _0057_ ? 2'h0 : _0706_[69:68];
+  assign _0726_ = _0057_ ? ctrl[141:134] : _0706_[77:70];
+  assign _0727_ = _0057_ ? 2'h0 : _0706_[79:78];
+  assign _0728_ = _0057_ ? ctrl[190:144] : _0706_[126:80];
+  assign _0729_ = _0057_ ? 1'h1 : _0706_[127];
+  assign _0730_ = _0057_ ? { ctrl[320:257], _0045_ } : { _0708_, _0707_ };
+  assign _0731_ = _0057_ ? 1'h0 : _0709_;
+  assign _0732_ = _0057_ ? 1'h0 : _0710_;
+  assign _0733_ = _0057_ ? e_in[0] : _0711_[0];
+  assign _0734_ = _0057_ ? { _0013_, 114'h00000000000000000000000000000 } : _0711_[119:1];
+  assign _0735_ = _0057_ ? { ctrl[320:257], 7'h47 } : _0711_[190:120];
+  assign _0736_ = _0057_ ? { r[334:259], 3'h0, r[255:192], 1'h0 } : _0711_[334:191];
+  assign _0737_ = _0057_ ? 64'h0000000000000000 : _0712_;
+  assign _0738_ = _0057_ ? 1'h0 : _0713_;
+  assign _0739_ = _0057_ ? 1'h0 : _0714_;
+  assign _0740_ = _0057_ ? 1'h0 : _0715_;
+  assign _0741_ = _0057_ ? 1'h0 : _0716_;
+  assign _0742_ = _0057_ ? 1'h0 : _0717_;
+  assign _0743_ = _0742_ ? { ctrl[191:159], 4'h0, ctrl[154:150], 6'h08, ctrl[143:128], 64'h0000000000000700 } : _0730_;
+  assign _0744_ = _0742_ ? 1'h1 : _0740_;
+  assign _0745_ = _0749_ ? _0048_ : _0735_[70:7];
+  assign _0746_ = _0744_ ? 1'h1 : 1'h0;
+  assign _0747_ = _0744_ ? 1'h1 : _0733_;
+  assign _0748_ = _0744_ ? 1'h1 : _0735_[0];
+  assign _0749_ = _0744_ & _0741_;
+  assign _0750_ = ~ l_in[6];
+  assign _0751_ = ~ l_in[5];
+  assign _0752_ = _0751_ ? 64'h0000000000000300 : 64'h0000000000000380;
+  assign _0753_ = ~ l_in[5];
+  assign _0754_ = _0753_ ? 64'h0000000000000400 : 64'h0000000000000480;
+  assign _0755_ = _0753_ ? l_in[4:3] : 2'h0;
+  assign _0756_ = _0753_ ? l_in[2] : 1'h0;
+  assign _0757_ = _0753_ ? l_in[1] : 1'h0;
+  assign _0758_ = _0750_ ? _0752_ : _0754_;
+  assign _0759_ = _0750_ ? 2'h0 : _0755_;
+  assign _0760_ = _0750_ ? 1'h0 : _0756_;
+  assign _0761_ = _0750_ ? 1'h0 : _0757_;
+  assign _0762_ = l_in[0] ? { ctrl[191:159], _0761_, 1'h0, _0760_, 1'h0, ctrl[154:150], 2'h0, _0759_, 2'h0, ctrl[143:128], _0758_, 1'h1 } : { _0743_, _0746_ };
+  assign _0763_ = l_in[0] ? 1'h1 : _0747_;
+  assign _0764_ = l_in[0] ? { r[334:271], 7'h45 } : { _0745_, _0735_[6:1], _0748_ };
+  assign _0765_ = e_in[366:361] == 6'h1f;
+  assign _0766_ = e_in[345:344] == 2'h3;
+  assign _0767_ = _0765_ & _0766_;
+  assign _0768_ = e_in[340:336] == 5'h15;
+  assign _0769_ = _0767_ & _0768_;
+  assign _0770_ = _0769_ ? 1'h1 : 1'h0;
+  assign _0771_ = ~ ctrl[142];
+  reg [0:0] \7795  [61:0];
+  initial begin
+    \7795 [0] = 1'h0;
+    \7795 [1] = 1'h0;
+    \7795 [2] = 1'h0;
+    \7795 [3] = 1'h1;
+    \7795 [4] = 1'h0;
+    \7795 [5] = 1'h0;
+    \7795 [6] = 1'h0;
+    \7795 [7] = 1'h0;
+    \7795 [8] = 1'h0;
+    \7795 [9] = 1'h0;
+    \7795 [10] = 1'h0;
+    \7795 [11] = 1'h0;
+    \7795 [12] = 1'h1;
+    \7795 [13] = 1'h0;
+    \7795 [14] = 1'h0;
+    \7795 [15] = 1'h0;
+    \7795 [16] = 1'h0;
+    \7795 [17] = 1'h0;
+    \7795 [18] = 1'h0;
+    \7795 [19] = 1'h0;
+    \7795 [20] = 1'h1;
+    \7795 [21] = 1'h0;
+    \7795 [22] = 1'h0;
+    \7795 [23] = 1'h0;
+    \7795 [24] = 1'h1;
+    \7795 [25] = 1'h0;
+    \7795 [26] = 1'h0;
+    \7795 [27] = 1'h0;
+    \7795 [28] = 1'h0;
+    \7795 [29] = 1'h0;
+    \7795 [30] = 1'h0;
+    \7795 [31] = 1'h0;
+    \7795 [32] = 1'h0;
+    \7795 [33] = 1'h0;
+    \7795 [34] = 1'h0;
+    \7795 [35] = 1'h0;
+    \7795 [36] = 1'h0;
+    \7795 [37] = 1'h0;
+    \7795 [38] = 1'h0;
+    \7795 [39] = 1'h0;
+    \7795 [40] = 1'h0;
+    \7795 [41] = 1'h0;
+    \7795 [42] = 1'h0;
+    \7795 [43] = 1'h0;
+    \7795 [44] = 1'h0;
+    \7795 [45] = 1'h0;
+    \7795 [46] = 1'h0;
+    \7795 [47] = 1'h0;
+    \7795 [48] = 1'h0;
+    \7795 [49] = 1'h0;
+    \7795 [50] = 1'h0;
+    \7795 [51] = 1'h0;
+    \7795 [52] = 1'h0;
+    \7795 [53] = 1'h0;
+    \7795 [54] = 1'h0;
+    \7795 [55] = 1'h0;
+    \7795 [56] = 1'h0;
+    \7795 [57] = 1'h1;
+    \7795 [58] = 1'h0;
+    \7795 [59] = 1'h0;
+    \7795 [60] = 1'h0;
+    \7795 [61] = 1'h0;
+  end
+  assign _0773_ = \7795 [_0060_];
+  assign _0784_ = _0169_[4] ? _0783_ : _0782_;
+  assign _0795_ = _0192_[4] ? _0794_ : _0793_;
+  assign _0806_ = _0238_[4] ? _0805_ : _0804_;
+  assign _0817_ = _0268_[4] ? _0816_ : _0815_;
+  assign _0828_ = _0269_[4] ? _0827_ : _0826_;
+  assign _0831_ = _0270_[0] ? e_in[345] : e_in[344];
+  assign _0832_ = _0270_[2] ? _0830_ : _0829_;
+  assign _0833_ = _0270_[3] ? _0831_ : _0832_;
+  zero_counter countzero_0 (
+    .clk(clk),
+    .count_right(e_in[345]),
+    .is_32bit(e_in[333]),
+    .result(countzero_result),
+    .rs(c_in)
+  );
+  divider divider_0 (
+    .clk(clk),
+    .d_in({ _0031_, _0028_, _0038_, e_in[333], e_in[334], _0037_, _0732_ }),
+    .d_out(divider_to_x),
+    .rst(rst)
+  );
+  logical logical_0 (
+    .datalen(e_in[370:367]),
+    .invert_in(e_in[326]),
+    .invert_out(e_in[327]),
+    .op(e_in[8:3]),
+    .parity(parity_result),
+    .popcnt(popcnt_result),
+    .rb(b_in),
+    .result(logical_result),
+    .rs(c_in)
+  );
+  multiply_16 multiply_0 (
+    .clk(clk),
+    .m_in({ e_in[333], _0016_, e_in[8:3], _0731_ }),
+    .m_out(multiply_to_x)
+  );
+  rotator rotator_0 (
+    .arith(e_in[334]),
+    .carry_out(rotator_carry),
+    .clear_left(rot_clear_left),
+    .clear_right(rot_clear_right),
+    .insn(e_in[366:335]),
+    .is_32bit(e_in[333]),
+    .ra(a_in),
+    .result(rotator_result),
+    .right_shift(right_shift),
+    .rs(c_in),
+    .shift(b_in[6:0]),
+    .sign_ext_rs(rot_sign_ext)
+  );
+  assign flush_out = _0719_[0];
+  assign stall_out = _0718_;
+  assign l_out = { _0771_, ctrl[132], e_in[324], e_in[374], _0734_[118:114], e_in[83:79], e_in[373:371], _0770_, e_in[370:367], e_in[77:73], c_in, b_in, a_in, e_in[366:335], e_in[72:3], _0739_ };
+  assign f_out = _0719_;
+  assign e_out = r[190:0];
+  assign dbg_msr_out = ctrl[191:128];
+  assign icache_inval = _0720_;
+  assign terminate_out = _0721_;
+endmodule
+
+module fetch1_3f28fda38b1ec2f6fdb16c0bce5a53c28d1424e5(clk, rst, stall_in, flush_in, stop_in, alt_reset_in, e_in, i_out);
+  wire [63:0] _00_;
+  wire _01_;
+  wire [1:0] _02_;
+  wire _03_;
+  wire _04_;
+  wire _05_;
+  wire [1:0] _06_;
+  wire _07_;
+  wire _08_;
+  wire [1:0] _09_;
+  wire _10_;
+  wire [1:0] _11_;
+  wire _12_;
+  wire [63:0] _13_;
+  wire [63:0] _14_;
+  wire _15_;
+  wire [1:0] _16_;
+  wire [1:0] _17_;
+  wire [63:0] _18_;
+  wire [1:0] _19_;
+  wire [1:0] _20_;
+  wire [63:0] _21_;
+  wire _22_;
+  input alt_reset_in;
+  input clk;
+  input [66:0] e_in;
+  input flush_in;
+  output [67:0] i_out;
+  reg [67:0] r;
+  reg [1:0] r_int;
+  wire [1:0] r_next_int;
+  input rst;
+  input stall_in;
+  input stop_in;
+  always @(posedge clk)
+    r <= { _21_, stop_in, _20_, _22_ };
+  always @(posedge clk)
+    r_int <= r_next_int;
+  assign _00_ = alt_reset_in ? 64'h0000000000000000 : 64'h0000000000000000;
+  assign _01_ = ~ stall_in;
+  assign _02_ = stop_in ? 2'h1 : r_int;
+  assign _03_ = stop_in ? 1'h0 : 1'h1;
+  assign _04_ = r_int == 2'h0;
+  assign _05_ = ~ stop_in;
+  assign _06_ = _05_ ? 2'h2 : r_int;
+  assign _07_ = r_int == 2'h1;
+  assign _08_ = ~ stop_in;
+  assign _09_ = _08_ ? 2'h0 : 2'h1;
+  assign _10_ = r_int == 2'h2;
+  function [1:0] \183 ;
+    input [1:0] a;
+    input [5:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \183  = b[1:0];
+      3'b?1?:
+        \183  = b[3:2];
+      3'b1??:
+        \183  = b[5:4];
+      default:
+        \183  = a;
+    endcase
+  endfunction
+  assign _11_ = \183 (2'hx, { _09_, _06_, _02_ }, { _10_, _07_, _04_ });
+  function [0:0] \187 ;
+    input [0:0] a;
+    input [2:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \187  = b[0:0];
+      3'b?1?:
+        \187  = b[1:1];
+      3'b1??:
+        \187  = b[2:2];
+      default:
+        \187  = a;
+    endcase
+  endfunction
+  assign _12_ = \187 (1'hx, { 2'h2, _03_ }, { _10_, _07_, _04_ });
+  assign _13_ = r[67:4] + 64'h0000000000000004;
+  assign _14_ = _15_ ? _13_ : r[67:4];
+  assign _15_ = _01_ & _12_;
+  assign _16_ = _01_ ? _11_ : r_int;
+  assign _17_ = e_in[0] ? e_in[2:1] : r[2:1];
+  assign _18_ = e_in[0] ? e_in[66:3] : _14_;
+  assign _19_ = e_in[0] ? r_int : _16_;
+  assign _20_ = rst ? 2'h2 : _17_;
+  assign _21_ = rst ? _00_ : _18_;
+  assign r_next_int = rst ? 2'h0 : _19_;
+  assign _22_ = ~ rst;
+  assign i_out = r;
+endmodule
+
+module fetch2(clk, rst, stall_in, flush_in, i_in, f_out);
+  wire _00_;
+  wire _01_;
+  wire _02_;
+  wire [98:0] _03_;
+  wire _04_;
+  wire _05_;
+  wire [99:0] _06_;
+  wire _07_;
+  wire _08_;
+  wire _09_;
+  wire [98:0] _10_;
+  wire _11_;
+  wire _12_;
+  wire _13_;
+  wire _14_;
+  wire _15_;
+  wire _16_;
+  wire _17_;
+  input clk;
+  output [98:0] f_out;
+  input flush_in;
+  input [98:0] i_in;
+  reg [98:0] r;
+  reg [100:0] r_int;
+  input rst;
+  input stall_in;
+  assign _00_ = rst | flush_in;
+  assign _01_ = ~ stall_in;
+  assign _02_ = _00_ | _01_;
+  always @(posedge clk)
+    r_int <= { r_int[100], _17_, _06_[98:3], _12_, _06_[1], _11_ };
+  assign _03_ = _02_ ? { _10_[98:3], _15_, _10_[1], _16_ } : r;
+  always @(posedge clk)
+    r <= _03_;
+  assign _04_ = ~ r_int[99];
+  assign _05_ = stall_in & _04_;
+  assign _06_ = _05_ ? { 1'h1, i_in } : r_int[99:0];
+  assign _07_ = ~ stall_in;
+  assign _08_ = _06_[99] & _07_;
+  assign _09_ = _08_ ? 1'h0 : _06_[99];
+  assign _10_ = _08_ ? _06_[98:0] : i_in;
+  assign _11_ = flush_in ? 1'h0 : _06_[0];
+  assign _12_ = flush_in ? 1'h0 : _06_[2];
+  assign _13_ = flush_in | _10_[1];
+  assign _14_ = _13_ ? 1'h0 : _10_[0];
+  assign _15_ = _13_ ? 1'h0 : _10_[2];
+  assign _16_ = rst ? 1'h0 : _14_;
+  assign _17_ = rst ? 1'h0 : _09_;
+  assign f_out = r;
+endmodule
+
+module gpr_hazard_1(clk, stall_in, gpr_write_valid_in, gpr_write_in, bypass_avail, gpr_read_valid_in, gpr_read_in, stall_out, use_bypass);
+  wire _00_;
+  wire _01_;
+  wire _02_;
+  wire _03_;
+  wire _04_;
+  wire _05_;
+  wire _06_;
+  wire _07_;
+  wire _08_;
+  wire _09_;
+  wire _10_;
+  input bypass_avail;
+  input clk;
+  input [5:0] gpr_read_in;
+  input gpr_read_valid_in;
+  input [5:0] gpr_write_in;
+  input gpr_write_valid_in;
+  reg [7:0] r = 8'h00;
+  wire [7:0] rin;
+  input stall_in;
+  output stall_out;
+  output use_bypass;
+  always @(posedge clk)
+    r <= rin;
+  assign _00_ = r[7:2] == gpr_read_in;
+  assign _01_ = r[0] & _00_;
+  assign _02_ = ~ stall_in;
+  assign _03_ = r[1] & _02_;
+  assign _04_ = _03_ ? 1'h0 : 1'h1;
+  assign _05_ = _03_ ? 1'h1 : 1'h0;
+  assign _06_ = _01_ ? _04_ : 1'h0;
+  assign _07_ = _01_ ? _05_ : 1'h0;
+  assign _08_ = gpr_read_valid_in ? _06_ : 1'h0;
+  assign _09_ = gpr_read_valid_in ? _07_ : 1'h0;
+  assign _10_ = ~ stall_in;
+  assign rin = _10_ ? { gpr_write_in, bypass_avail, gpr_write_valid_in } : r;
+  assign stall_out = _08_;
+  assign use_bypass = _09_;
+endmodule
+
+module icache_64_32_2_64_12_56_5ba93c9db0cff93f52b521d7420e43f6eda2784f(clk, rst, i_in, m_in, flush_in, inval_in, wishbone_in, i_out, stall_out, wishbone_out);
+  wire _0000_;
+  wire _0001_;
+  wire _0002_;
+  wire _0003_;
+  wire _0004_;
+  wire _0005_;
+  wire _0006_;
+  wire _0007_;
+  wire _0008_;
+  wire _0009_;
+  wire _0010_;
+  wire _0011_;
+  wire _0012_;
+  wire _0013_;
+  wire _0014_;
+  wire _0015_;
+  wire _0016_;
+  wire _0017_;
+  wire _0018_;
+  wire [89:0] _0019_;
+  wire _0020_;
+  wire [89:0] _0021_;
+  wire [89:0] _0022_;
+  wire [89:0] _0023_;
+  wire [89:0] _0024_;
+  wire [89:0] _0025_;
+  wire [89:0] _0026_;
+  wire [89:0] _0027_;
+  wire [89:0] _0028_;
+  wire [89:0] _0029_;
+  wire [89:0] _0030_;
+  wire _0031_;
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+  wire _0033_;
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+  wire _0071_;
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+  wire [89:0] _0100_;
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+  wire [89:0] _0103_;
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+  wire [89:0] _0105_;
+  wire [89:0] _0106_;
+  wire [89:0] _0107_;
+  wire [89:0] _0108_;
+  wire [89:0] _0109_;
+  wire [89:0] _0110_;
+  wire [89:0] _0111_;
+  wire [89:0] _0112_;
+  wire [89:0] _0113_;
+  wire [89:0] _0114_;
+  wire _0115_;
+  wire [89:0] _0116_;
+  wire [89:0] _0117_;
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+  wire [89:0] _0119_;
+  wire [89:0] _0120_;
+  wire [89:0] _0121_;
+  wire [89:0] _0122_;
+  wire [89:0] _0123_;
+  wire [89:0] _0124_;
+  wire [89:0] _0125_;
+  wire [89:0] _0126_;
+  wire [89:0] _0127_;
+  wire [89:0] _0128_;
+  wire [89:0] _0129_;
+  wire [89:0] _0130_;
+  wire [89:0] _0131_;
+  wire [89:0] _0132_;
+  wire [89:0] _0133_;
+  wire [89:0] _0134_;
+  wire [89:0] _0135_;
+  wire [89:0] _0136_;
+  wire [89:0] _0137_;
+  wire [89:0] _0138_;
+  wire [89:0] _0139_;
+  wire [89:0] _0140_;
+  wire [89:0] _0141_;
+  wire [89:0] _0142_;
+  wire [89:0] _0143_;
+  wire _0144_;
+  wire _0145_;
+  wire _0146_;
+  wire _0147_;
+  wire _0148_;
+  wire _0149_;
+  wire _0150_;
+  wire _0151_;
+  wire _0152_;
+  wire _0153_;
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+  wire _0160_;
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+  wire [89:0] _0220_;
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+  wire [89:0] _0231_;
+  wire [89:0] _0232_;
+  wire [89:0] _0233_;
+  wire [89:0] _0234_;
+  wire [89:0] _0235_;
+  wire [89:0] _0236_;
+  wire [89:0] _0237_;
+  wire [89:0] _0238_;
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+  wire [89:0] _1436_;
+  wire access_ok;
+  reg [2879:0] cache_tags;
+  reg [63:0] cache_valids;
+  input clk;
+  wire eaa_priv;
+  input flush_in;
+  input [67:0] i_in;
+  output [98:0] i_out;
+  input inval_in;
+  reg [63:0] itlb_valids;
+  input [130:0] m_in;
+  wire \maybe_plrus.plrus%0.plru_acc_en ;
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+  wire [63:0] \rams%0.dout ;
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+  wire [63:0] \rams%1.dout ;
+  wire [55:0] real_addr;
+  wire replace_way;
+  wire req_hit_way;
+  wire req_is_hit;
+  wire req_is_miss;
+  input rst;
+  output stall_out;
+  wire [5:0] tlb_req_index;
+  input [65:0] wishbone_in;
+  output [106:0] wishbone_out;
+  reg [63:0] \$mem$\1287  [63:0];
+  reg [45:0] \$mem$\1290  [63:0];
+  assign _1255_ = _0495_[0] ? itlb_valids[1] : itlb_valids[0];
+  assign _1256_ = _0495_[0] ? itlb_valids[5] : itlb_valids[4];
+  assign _1257_ = _0495_[0] ? itlb_valids[9] : itlb_valids[8];
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+  function [2879:0] \1207 ;
+    input [2879:0] a;
+    input [5759:0] b;
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+    (* parallel_case *)
+    casez (s)
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+    endcase
+  endfunction
+  assign _0584_ = \1207 (2880'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx, { cache_tags, _0553_ }, { _0583_, _0558_ });
+  function [63:0] \1209 ;
+    input [63:0] a;
+    input [127:0] b;
+    input [1:0] s;
+    (* parallel_case *)
+    casez (s)
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+    endcase
+  endfunction
+  assign _0585_ = \1209 (64'hxxxxxxxxxxxxxxxx, { _0575_, _0554_ }, { _0583_, _0558_ });
+  function [0:0] \1212 ;
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+    endcase
+  endfunction
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+    (* parallel_case *)
+    casez (s)
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+    endcase
+  endfunction
+  assign _0587_ = \1215 (32'hxxxxxxxx, { _0567_, _0555_[32:1] }, { _0583_, _0558_ });
+  function [0:0] \1218 ;
+    input [0:0] a;
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+    (* parallel_case *)
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+    endcase
+  endfunction
+  assign _0588_ = \1218 (1'hx, { _0577_, _0556_[0] }, { _0583_, _0558_ });
+  function [0:0] \1221 ;
+    input [0:0] a;
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+    (* parallel_case *)
+    casez (s)
+      2'b?1:
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+    endcase
+  endfunction
+  assign _0589_ = \1221 (1'hx, { _0564_, _0556_[1] }, { _0583_, _0558_ });
+  function [5:0] \1225 ;
+    input [5:0] a;
+    input [11:0] b;
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+    (* parallel_case *)
+    casez (s)
+      2'b?1:
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+    endcase
+  endfunction
+  assign _0590_ = \1225 (6'hxx, { _0606_[113:108], _0557_[5:0] }, { _0583_, _0558_ });
+  function [7:0] \1228 ;
+    input [7:0] a;
+    input [15:0] b;
+    input [1:0] s;
+    (* parallel_case *)
+    casez (s)
+      2'b?1:
+        \1228  = b[7:0];
+      2'b1?:
+        \1228  = b[15:8];
+      default:
+        \1228  = a;
+    endcase
+  endfunction
+  assign _0591_ = \1228 (8'hxx, { _0582_, _0557_[13:6] }, { _0583_, _0558_ });
+  function [0:0] \1231 ;
+    input [0:0] a;
+    input [1:0] b;
+    input [1:0] s;
+    (* parallel_case *)
+    casez (s)
+      2'b?1:
+        \1231  = b[0:0];
+      2'b1?:
+        \1231  = b[1:1];
+      default:
+        \1231  = a;
+    endcase
+  endfunction
+  assign _0592_ = \1231 (1'hx, { _0543_, _0557_[14] }, { _0583_, _0558_ });
+  assign _0593_ = rst ? cache_tags : _0584_;
+  assign _0594_ = rst ? 64'h0000000000000000 : _0585_;
+  assign _0595_ = rst ? 33'h000000000 : { _0587_, _0586_ };
+  assign _0596_ = rst ? 64'h0000000000000000 : _0606_[96:33];
+  assign _0597_ = rst ? 2'h0 : { _0589_, _0588_ };
+  assign _0598_ = rst ? 9'h0ff : _0606_[107:99];
+  assign _0599_ = rst ? _0606_[122:108] : { _0592_, _0591_, _0590_ };
+  assign _0600_ = rst | flush_in;
+  assign _0601_ = _0600_ | m_in[0];
+  assign _0602_ = ~ access_ok;
+  assign _0603_ = i_in[0] & _0602_;
+  assign _0604_ = _0603_ ? 1'h1 : _0606_[123];
+  assign _0605_ = _0601_ ? 1'h0 : _0604_;
+  always @(posedge clk)
+    cache_tags <= _0593_;
+  always @(posedge clk)
+    cache_valids <= _0594_;
+  always @(posedge clk)
+    _0606_ <= { _0605_, _0599_, _0598_, _0597_, _0596_, _0595_ };
+  (* ram_style = "distributed" *)
+  reg [63:0] \1287  [63:0];
+  always @(posedge clk) begin
+    if (_0515_) \1287 [_0500_] <= m_in[130:67];
+  end
+  assign _0608_ = \1287 [tlb_req_index];
+  (* ram_style = "distributed" *)
+  reg [45:0] \1290  [63:0];
+  always @(posedge clk) begin
+    if (_0511_) \1290 [_0500_] <= m_in[66:21];
+  end
+  assign _0610_ = \1290 [tlb_req_index];
+  assign _0632_ = ~ _0503_[5];
+  assign _0633_ = ~ _0503_[4];
+  assign _0634_ = _0632_ & _0633_;
+  assign _0635_ = _0632_ & _0503_[4];
+  assign _0636_ = _0503_[5] & _0633_;
+  assign _0637_ = _0503_[5] & _0503_[4];
+  assign _0638_ = ~ _0503_[3];
+  assign _0639_ = _0634_ & _0638_;
+  assign _0640_ = _0634_ & _0503_[3];
+  assign _0641_ = _0635_ & _0638_;
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+  assign _0643_ = _0636_ & _0638_;
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+  assign _0645_ = _0637_ & _0638_;
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+  assign _0647_ = ~ _0503_[2];
+  assign _0648_ = _0639_ & _0647_;
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+  assign _0650_ = _0640_ & _0647_;
+  assign _0651_ = _0640_ & _0503_[2];
+  assign _0652_ = _0641_ & _0647_;
+  assign _0653_ = _0641_ & _0503_[2];
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+  assign _0656_ = _0643_ & _0647_;
+  assign _0657_ = _0643_ & _0503_[2];
+  assign _0658_ = _0644_ & _0647_;
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+  assign _0660_ = _0645_ & _0647_;
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+  assign _0664_ = ~ _0503_[1];
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+  assign _0681_ = _0656_ & _0664_;
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+  assign _0683_ = _0657_ & _0664_;
+  assign _0684_ = _0657_ & _0503_[1];
+  assign _0685_ = _0658_ & _0664_;
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+  assign _0687_ = _0659_ & _0664_;
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+  assign _0689_ = _0660_ & _0664_;
+  assign _0690_ = _0660_ & _0503_[1];
+  assign _0691_ = _0661_ & _0664_;
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+  assign _0693_ = _0662_ & _0664_;
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+  assign _0695_ = _0663_ & _0664_;
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+  assign _0697_ = ~ _0503_[0];
+  assign _0698_ = _0665_ & _0697_;
+  assign _0699_ = _0665_ & _0503_[0];
+  assign _0700_ = _0666_ & _0697_;
+  assign _0701_ = _0666_ & _0503_[0];
+  assign _0702_ = _0667_ & _0697_;
+  assign _0703_ = _0667_ & _0503_[0];
+  assign _0704_ = _0668_ & _0697_;
+  assign _0705_ = _0668_ & _0503_[0];
+  assign _0706_ = _0669_ & _0697_;
+  assign _0707_ = _0669_ & _0503_[0];
+  assign _0708_ = _0670_ & _0697_;
+  assign _0709_ = _0670_ & _0503_[0];
+  assign _0710_ = _0671_ & _0697_;
+  assign _0711_ = _0671_ & _0503_[0];
+  assign _0712_ = _0672_ & _0697_;
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+  assign _0714_ = _0673_ & _0697_;
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+  assign _0718_ = _0675_ & _0697_;
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+  assign _0720_ = _0676_ & _0697_;
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+  assign _0722_ = _0677_ & _0697_;
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+  assign _0829_ = _0826_ & _0504_[4];
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+  assign _0488_ = req_is_hit & _0487_;
+  assign \maybe_plrus.plrus%29.plru_acc_en  = _0488_ ? req_is_hit : 1'h0;
+  assign _0489_ = { 27'h0000000, i_in[14:10] } == 32'd30;
+  assign _0490_ = req_is_hit & _0489_;
+  assign \maybe_plrus.plrus%30.plru_acc_en  = _0490_ ? req_is_hit : 1'h0;
+  assign _0491_ = { 27'h0000000, i_in[14:10] } == 32'd31;
+  assign _0492_ = req_is_hit & _0491_;
+  assign \maybe_plrus.plrus%31.plru_acc_en  = _0492_ ? req_is_hit : 1'h0;
+  assign _0493_ = i_in[21:16] ^ i_in[27:22];
+  assign tlb_req_index = _0493_ ^ i_in[33:28];
+  assign _0494_ = _0610_ == i_in[67:22];
+  assign _0495_ = 6'h3f - tlb_req_index;
+  assign _0496_ = _0494_ ? _0631_ : 1'h0;
+  assign eaa_priv = i_in[1] ? _0608_[3] : 1'h1;
+  assign real_addr = i_in[1] ? { _0608_[55:12], i_in[15:4] } : i_in[59:4];
+  assign ra_valid = i_in[1] ? _0496_ : 1'h1;
+  assign _0497_ = ~ i_in[2];
+  assign priv_fault = eaa_priv & _0497_;
+  assign _0498_ = ~ priv_fault;
+  assign access_ok = ra_valid & _0498_;
+  assign _0499_ = m_in[20:15] ^ m_in[26:21];
+  assign _0500_ = _0499_ ^ m_in[32:27];
+  assign _0501_ = m_in[1] & m_in[2];
+  assign _0502_ = rst | _0501_;
+  assign _0503_ = 6'h3f - _0500_;
+  assign _0504_ = 6'h3f - _0500_;
+  assign _0505_ = m_in[0] ? { _1019_, _1018_, _1017_, _1016_, _1015_, _1014_, _1013_, _1012_, _1011_, _1010_, _1009_, _1008_, _1007_, _1006_, _1005_, _1004_, _1003_, _1002_, _1001_, _1000_, _0999_, _0998_, _0997_, _0996_, _0995_, _0994_, _0993_, _0992_, _0991_, _0990_, _0989_, _0988_, _0987_, _0986_, _0985_, _0984_, _0983_, _0982_, _0981_, _0980_, _0979_, _0978_, _0977_, _0976_, _0975_, _0974_, _0973_, _0972_, _0971_, _0970_, _0969_, _0968_, _0967_, _0966_, _0965_, _0964_, _0963_, _0962_, _0961_, _0960_, _0959_, _0958_, _0957_, _0956_ } : itlb_valids;
+  assign _0506_ = m_in[1] ? { _0825_, _0824_, _0823_, _0822_, _0821_, _0820_, _0819_, _0818_, _0817_, _0816_, _0815_, _0814_, _0813_, _0812_, _0811_, _0810_, _0809_, _0808_, _0807_, _0806_, _0805_, _0804_, _0803_, _0802_, _0801_, _0800_, _0799_, _0798_, _0797_, _0796_, _0795_, _0794_, _0793_, _0792_, _0791_, _0790_, _0789_, _0788_, _0787_, _0786_, _0785_, _0784_, _0783_, _0782_, _0781_, _0780_, _0779_, _0778_, _0777_, _0776_, _0775_, _0774_, _0773_, _0772_, _0771_, _0770_, _0769_, _0768_, _0767_, _0766_, _0765_, _0764_, _0763_, _0762_ } : _0505_;
+  assign _0507_ = _0502_ ? 64'h0000000000000000 : _0506_;
+  always @(posedge clk)
+    itlb_valids <= _0507_;
+  assign _0508_ = ~ _0502_;
+  assign _0509_ = ~ m_in[1];
+  assign _0510_ = _0508_ & _0509_;
+  assign _0511_ = _0510_ & m_in[0];
+  assign _0512_ = ~ _0502_;
+  assign _0513_ = ~ m_in[1];
+  assign _0514_ = _0512_ & _0513_;
+  assign _0515_ = _0514_ & m_in[0];
+  assign _0516_ = 5'h1f - i_in[14:10];
+  assign _0517_ = i_in[0] & _1030_;
+  assign _0518_ = 5'h1f - i_in[14:10];
+  assign _0519_ = _1041_[44:0] == real_addr[55:11];
+  assign _0520_ = _0519_ ? 1'h1 : 1'h0;
+  assign _0521_ = _0517_ ? _0520_ : 1'h0;
+  assign _0522_ = 5'h1f - i_in[14:10];
+  assign _0523_ = i_in[0] & _1052_;
+  assign _0524_ = 5'h1f - i_in[14:10];
+  assign _0525_ = _1063_[89:45] == real_addr[55:11];
+  assign _0526_ = _0528_ ? 1'h1 : _0521_;
+  assign _0527_ = _0525_ ? 1'h1 : 1'h0;
+  assign _0528_ = _0523_ & _0525_;
+  assign req_hit_way = _0523_ ? _0527_ : 1'h0;
+  assign _0529_ = i_in[0] & access_ok;
+  assign _0530_ = ~ flush_in;
+  assign _0531_ = _0529_ & _0530_;
+  assign _0532_ = ~ rst;
+  assign _0533_ = _0531_ & _0532_;
+  assign _0534_ = ~ _0526_;
+  assign req_is_hit = _0533_ ? _0526_ : 1'h0;
+  assign req_is_miss = _0533_ ? _0534_ : 1'h0;
+  assign _0535_ = 5'h1f - i_in[14:10];
+  assign _0536_ = 1'h1 - _0541_[0];
+  assign _0537_ = _0526_ & access_ok;
+  assign _0538_ = ~ _0537_;
+  assign _0539_ = req_is_hit ? req_hit_way : _0541_[0];
+  assign _0540_ = req_is_hit ? i_in[3] : i_in[3];
+  always @(posedge clk)
+    _0541_ <= { req_is_hit, _0540_, i_in[67:4], _0539_ };
+  plru_1 \maybe_plrus.plrus%0.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%0.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%0.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%1.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%1.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%1.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%10.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%10.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%10.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%11.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%11.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%11.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%12.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%12.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%12.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%13.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%13.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%13.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%14.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%14.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%14.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%15.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%15.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%15.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%16.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%16.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%16.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%17.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%17.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%17.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%18.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%18.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%18.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%19.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%19.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%19.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%2.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%2.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%2.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%20.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%20.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%20.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%21.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%21.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%21.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%22.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%22.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%22.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%23.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%23.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%23.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%24.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%24.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%24.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%25.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%25.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%25.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%26.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%26.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%26.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%27.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%27.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%27.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%28.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%28.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%28.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%29.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%29.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%29.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%3.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%3.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%3.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%30.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%30.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%30.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%31.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%31.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%31.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%4.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%4.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%4.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%5.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%5.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%5.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%6.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%6.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%6.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%7.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%7.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%7.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%8.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%8.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%8.plru_out ),
+    .rst(rst)
+  );
+  plru_1 \maybe_plrus.plrus%9.plru  (
+    .acc(req_hit_way),
+    .acc_en(\maybe_plrus.plrus%9.plru_acc_en ),
+    .clk(clk),
+    .lru(\maybe_plrus.plrus%9.plru_out ),
+    .rst(rst)
+  );
+  cache_ram_8_64_1489f923c4dca729178b3e3233458550d8dddf29 \rams%0.way  (
+    .clk(clk),
+    .rd_addr(i_in[14:7]),
+    .rd_data(\rams%0.dout ),
+    .rd_en(1'h1),
+    .wr_addr(_0606_[121:114]),
+    .wr_data(wishbone_in[63:0]),
+    .wr_sel({ \rams%0.do_write , \rams%0.do_write , \rams%0.do_write , \rams%0.do_write , \rams%0.do_write , \rams%0.do_write , \rams%0.do_write , \rams%0.do_write  })
+  );
+  cache_ram_8_64_1489f923c4dca729178b3e3233458550d8dddf29 \rams%1.way  (
+    .clk(clk),
+    .rd_addr(i_in[14:7]),
+    .rd_data(\rams%1.dout ),
+    .rd_en(1'h1),
+    .wr_addr(_0606_[121:114]),
+    .wr_data(wishbone_in[63:0]),
+    .wr_sel({ \rams%1.do_write , \rams%1.do_write , \rams%1.do_write , \rams%1.do_write , \rams%1.do_write , \rams%1.do_write , \rams%1.do_write , \rams%1.do_write  })
+  );
+  assign i_out = { _1075_, _0541_[64:1], _0606_[123], _0541_[65], _0541_[66] };
+  assign stall_out = _0538_;
+  assign wishbone_out = _0606_[107:1];
+endmodule
+
+module loadstore1(clk, rst, l_in, d_in, m_in, dc_stall, e_out, l_out, d_out, m_out, stall_out);
+  wire [63:0] _000_;
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+    input [7:0] a;
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+    (* parallel_case *)
+    casez (s)
+      3'b??1:
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+      3'b?1?:
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+    endcase
+  endfunction
+  assign _039_ = \8364 (8'h00, { 8'hff, _323_, r[138:131] }, { _038_, _037_, _036_ });
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+    input [7:0] a;
+    input [23:0] b;
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+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \8401  = b[7:0];
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+      default:
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+    endcase
+  endfunction
+  assign _049_ = \8401 (8'h00, { 8'hff, _326_, r[146:139] }, { _048_, _047_, _046_ });
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+  function [7:0] \8438 ;
+    input [7:0] a;
+    input [23:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \8438  = b[7:0];
+      3'b?1?:
+        \8438  = b[15:8];
+      3'b1??:
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+      default:
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+    endcase
+  endfunction
+  assign _059_ = \8438 (8'h00, { 8'hff, _329_, r[154:147] }, { _058_, _057_, _056_ });
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+    input [7:0] a;
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+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
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+    endcase
+  endfunction
+  assign _069_ = \8475 (8'h00, { 8'hff, _332_, r[162:155] }, { _068_, _067_, _066_ });
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+    input [7:0] a;
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+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
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+      3'b?1?:
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+    endcase
+  endfunction
+  assign _079_ = \8512 (8'h00, { 8'hff, _335_, r[170:163] }, { _078_, _077_, _076_ });
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+    (* parallel_case *)
+    casez (s)
+      3'b??1:
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+  endfunction
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+    (* parallel_case *)
+    casez (s)
+      3'b??1:
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+  endfunction
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+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \8622  = b[7:0];
+      3'b?1?:
+        \8622  = b[15:8];
+      3'b1??:
+        \8622  = b[23:16];
+      default:
+        \8622  = a;
+    endcase
+  endfunction
+  assign _109_ = \8622 (8'h00, { 8'hff, _344_, r[194:187] }, { _108_, _107_, _106_ });
+  assign _110_ = r[66:6] + 61'h0000000000000001;
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+  assign _119_ = _118_ ? { 32'h00000000, r[337:306] } : r[305:242];
+  assign _120_ = _117_ ? _119_ : m_in[69:6];
+  assign _121_ = l_in[6:1] == 6'h26;
+  assign _122_ = ~ l_in[86];
+  assign _123_ = ~ l_in[82];
+  assign _124_ = _122_ & _123_;
+  assign _125_ = ~ l_in[87];
+  assign _126_ = _125_ ? r[305:242] : l_in[294:231];
+  assign _127_ = _125_ ? l_in[262:231] : r[337:306];
+  assign _128_ = _124_ ? r[224:222] : 3'h5;
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+  assign _130_ = _124_ ? 1'h0 : 1'h1;
+  assign _131_ = _124_ ? 1'h1 : 1'h0;
+  assign _132_ = _124_ ? 1'h0 : 1'h1;
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+  assign _136_ = _135_ | 1'h0;
+  function [0:0] \8706 ;
+    input [0:0] a;
+    input [6:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8706  = b[0:0];
+      7'b?????1?:
+        \8706  = b[1:1];
+      7'b????1??:
+        \8706  = b[2:2];
+      7'b???1???:
+        \8706  = b[3:3];
+      7'b??1????:
+        \8706  = b[4:4];
+      7'b?1?????:
+        \8706  = b[5:5];
+      7'b1??????:
+        \8706  = b[6:6];
+      default:
+        \8706  = a;
+    endcase
+  endfunction
+  assign _137_ = \8706 (1'h0, 7'h02, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  function [0:0] \8707 ;
+    input [0:0] a;
+    input [6:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8707  = b[0:0];
+      7'b?????1?:
+        \8707  = b[1:1];
+      7'b????1??:
+        \8707  = b[2:2];
+      7'b???1???:
+        \8707  = b[3:3];
+      7'b??1????:
+        \8707  = b[4:4];
+      7'b?1?????:
+        \8707  = b[5:5];
+      7'b1??????:
+        \8707  = b[6:6];
+      default:
+        \8707  = a;
+    endcase
+  endfunction
+  assign _138_ = \8707 (1'h0, 7'h08, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  function [0:0] \8708 ;
+    input [0:0] a;
+    input [6:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8708  = b[0:0];
+      7'b?????1?:
+        \8708  = b[1:1];
+      7'b????1??:
+        \8708  = b[2:2];
+      7'b???1???:
+        \8708  = b[3:3];
+      7'b??1????:
+        \8708  = b[4:4];
+      7'b?1?????:
+        \8708  = b[5:5];
+      7'b1??????:
+        \8708  = b[6:6];
+      default:
+        \8708  = a;
+    endcase
+  endfunction
+  assign _139_ = \8708 (1'h0, 7'h04, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  function [63:0] \8709 ;
+    input [63:0] a;
+    input [447:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8709  = b[63:0];
+      7'b?????1?:
+        \8709  = b[127:64];
+      7'b????1??:
+        \8709  = b[191:128];
+      7'b???1???:
+        \8709  = b[255:192];
+      7'b??1????:
+        \8709  = b[319:256];
+      7'b?1?????:
+        \8709  = b[383:320];
+      7'b1??????:
+        \8709  = b[447:384];
+      default:
+        \8709  = a;
+    endcase
+  endfunction
+  assign _140_ = \8709 (lsu_sum, { l_in[70:7], lsu_sum, lsu_sum, lsu_sum, lsu_sum, lsu_sum, lsu_sum }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  function [2:0] \8711 ;
+    input [2:0] a;
+    input [20:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8711  = b[2:0];
+      7'b?????1?:
+        \8711  = b[5:3];
+      7'b????1??:
+        \8711  = b[8:6];
+      7'b???1???:
+        \8711  = b[11:9];
+      7'b??1????:
+        \8711  = b[14:12];
+      7'b?1?????:
+        \8711  = b[17:15];
+      7'b1??????:
+        \8711  = b[20:18];
+      default:
+        \8711  = a;
+    endcase
+  endfunction
+  assign _141_ = \8711 (r[224:222], { 3'h4, _128_, r[224:222], 3'h5, r[224:222], r[224:222], r[224:222] }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  function [95:0] \8713 ;
+    input [95:0] a;
+    input [671:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8713  = b[95:0];
+      7'b?????1?:
+        \8713  = b[191:96];
+      7'b????1??:
+        \8713  = b[287:192];
+      7'b???1???:
+        \8713  = b[383:288];
+      7'b??1????:
+        \8713  = b[479:384];
+      7'b?1?????:
+        \8713  = b[575:480];
+      7'b1??????:
+        \8713  = b[671:576];
+      default:
+        \8713  = a;
+    endcase
+  endfunction
+  assign _142_ = \8713 (r[337:242], { r[337:242], _129_, r[337:242], r[337:242], r[337:242], r[337:242], r[337:242] }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  function [0:0] \8714 ;
+    input [0:0] a;
+    input [6:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8714  = b[0:0];
+      7'b?????1?:
+        \8714  = b[1:1];
+      7'b????1??:
+        \8714  = b[2:2];
+      7'b???1???:
+        \8714  = b[3:3];
+      7'b??1????:
+        \8714  = b[4:4];
+      7'b?1?????:
+        \8714  = b[5:5];
+      7'b1??????:
+        \8714  = b[6:6];
+      default:
+        \8714  = a;
+    endcase
+  endfunction
+  assign _143_ = \8714 (1'h0, 7'h40, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  function [0:0] \8719 ;
+    input [0:0] a;
+    input [6:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8719  = b[0:0];
+      7'b?????1?:
+        \8719  = b[1:1];
+      7'b????1??:
+        \8719  = b[2:2];
+      7'b???1???:
+        \8719  = b[3:3];
+      7'b??1????:
+        \8719  = b[4:4];
+      7'b?1?????:
+        \8719  = b[5:5];
+      7'b1??????:
+        \8719  = b[6:6];
+      default:
+        \8719  = a;
+    endcase
+  endfunction
+  assign _144_ = \8719 (1'h0, 7'h07, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  function [0:0] \8723 ;
+    input [0:0] a;
+    input [6:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8723  = b[0:0];
+      7'b?????1?:
+        \8723  = b[1:1];
+      7'b????1??:
+        \8723  = b[2:2];
+      7'b???1???:
+        \8723  = b[3:3];
+      7'b??1????:
+        \8723  = b[4:4];
+      7'b?1?????:
+        \8723  = b[5:5];
+      7'b1??????:
+        \8723  = b[6:6];
+      default:
+        \8723  = a;
+    endcase
+  endfunction
+  assign _145_ = \8723 (1'h0, { 1'h1, _130_, 5'h08 }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  function [63:0] \8724 ;
+    input [63:0] a;
+    input [447:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8724  = b[63:0];
+      7'b?????1?:
+        \8724  = b[127:64];
+      7'b????1??:
+        \8724  = b[191:128];
+      7'b???1???:
+        \8724  = b[255:192];
+      7'b??1????:
+        \8724  = b[319:256];
+      7'b?1?????:
+        \8724  = b[383:320];
+      7'b1??????:
+        \8724  = b[447:384];
+      default:
+        \8724  = a;
+    endcase
+  endfunction
+  assign _146_ = \8724 (lsu_sum, { l_in[70:7], lsu_sum, lsu_sum, lsu_sum, lsu_sum, lsu_sum, lsu_sum }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  function [0:0] \8727 ;
+    input [0:0] a;
+    input [6:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8727  = b[0:0];
+      7'b?????1?:
+        \8727  = b[1:1];
+      7'b????1??:
+        \8727  = b[2:2];
+      7'b???1???:
+        \8727  = b[3:3];
+      7'b??1????:
+        \8727  = b[4:4];
+      7'b?1?????:
+        \8727  = b[5:5];
+      7'b1??????:
+        \8727  = b[6:6];
+      default:
+        \8727  = a;
+    endcase
+  endfunction
+  assign _147_ = \8727 (1'h0, { 1'h0, _131_, 5'h10 }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  function [0:0] \8730 ;
+    input [0:0] a;
+    input [6:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8730  = b[0:0];
+      7'b?????1?:
+        \8730  = b[1:1];
+      7'b????1??:
+        \8730  = b[2:2];
+      7'b???1???:
+        \8730  = b[3:3];
+      7'b??1????:
+        \8730  = b[4:4];
+      7'b?1?????:
+        \8730  = b[5:5];
+      7'b1??????:
+        \8730  = b[6:6];
+      default:
+        \8730  = a;
+    endcase
+  endfunction
+  assign _148_ = \8730 (1'h0, 7'h10, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  function [63:0] \8732 ;
+    input [63:0] a;
+    input [447:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8732  = b[63:0];
+      7'b?????1?:
+        \8732  = b[127:64];
+      7'b????1??:
+        \8732  = b[191:128];
+      7'b???1???:
+        \8732  = b[255:192];
+      7'b??1????:
+        \8732  = b[319:256];
+      7'b?1?????:
+        \8732  = b[383:320];
+      7'b1??????:
+        \8732  = b[447:384];
+      default:
+        \8732  = a;
+    endcase
+  endfunction
+  assign _149_ = \8732 (64'h0000000000000000, { 128'h00000000000000000000000000000000, _120_, 256'h0000000000000000000000000000000000000000000000000000000000000000 }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  function [0:0] \8736 ;
+    input [0:0] a;
+    input [6:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8736  = b[0:0];
+      7'b?????1?:
+        \8736  = b[1:1];
+      7'b????1??:
+        \8736  = b[2:2];
+      7'b???1???:
+        \8736  = b[3:3];
+      7'b??1????:
+        \8736  = b[4:4];
+      7'b?1?????:
+        \8736  = b[5:5];
+      7'b1??????:
+        \8736  = b[6:6];
+      default:
+        \8736  = a;
+    endcase
+  endfunction
+  assign _150_ = \8736 (1'h0, 7'h48, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  function [0:0] \8738 ;
+    input [0:0] a;
+    input [6:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8738  = b[0:0];
+      7'b?????1?:
+        \8738  = b[1:1];
+      7'b????1??:
+        \8738  = b[2:2];
+      7'b???1???:
+        \8738  = b[3:3];
+      7'b??1????:
+        \8738  = b[4:4];
+      7'b?1?????:
+        \8738  = b[5:5];
+      7'b1??????:
+        \8738  = b[6:6];
+      default:
+        \8738  = a;
+    endcase
+  endfunction
+  assign _151_ = \8738 (1'h0, { 1'h0, _132_, 5'h00 }, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  function [0:0] \8741 ;
+    input [0:0] a;
+    input [6:0] b;
+    input [6:0] s;
+    (* parallel_case *)
+    casez (s)
+      7'b??????1:
+        \8741  = b[0:0];
+      7'b?????1?:
+        \8741  = b[1:1];
+      7'b????1??:
+        \8741  = b[2:2];
+      7'b???1???:
+        \8741  = b[3:3];
+      7'b??1????:
+        \8741  = b[4:4];
+      7'b?1?????:
+        \8741  = b[5:5];
+      7'b1??????:
+        \8741  = b[6:6];
+      default:
+        \8741  = a;
+    endcase
+  endfunction
+  assign _152_ = \8741 (1'h1, 7'h00, { _134_, _133_, _121_, _114_, _113_, _112_, _111_ });
+  assign _153_ = lsu_sum[31:28] == 4'hc;
+  assign _154_ = ~ l_in[320];
+  assign _155_ = _153_ & _154_;
+  assign _156_ = _155_ ? 1'h1 : l_in[304];
+  assign _157_ = l_in[303:300] == 4'h1;
+  assign _158_ = l_in[303:300] == 4'h2;
+  assign _159_ = l_in[303:300] == 4'h4;
+  assign _160_ = l_in[303:300] == 4'h8;
+  function [7:0] \8792 ;
+    input [7:0] a;
+    input [31:0] b;
+    input [3:0] s;
+    (* parallel_case *)
+    casez (s)
+      4'b???1:
+        \8792  = b[7:0];
+      4'b??1?:
+        \8792  = b[15:8];
+      4'b?1??:
+        \8792  = b[23:16];
+      4'b1???:
+        \8792  = b[31:24];
+      default:
+        \8792  = a;
+    endcase
+  endfunction
+  assign _161_ = \8792 (8'h00, 32'd4279173889, { _160_, _159_, _158_, _157_ });
+  assign _162_ = { 8'h00, _161_ } << { 28'h0000000, _140_[2:0] };
+  assign _163_ = l_in[302:300] - 3'h1;
+  assign _164_ = l_in[305] ? _163_ : 3'h0;
+  assign _165_ = 3'h0 ^ _164_;
+  assign _166_ = _165_ + lsu_sum[2:0];
+  assign _167_ = 3'h1 ^ _164_;
+  assign _168_ = _167_ + lsu_sum[2:0];
+  assign _169_ = 3'h2 ^ _164_;
+  assign _170_ = _169_ + lsu_sum[2:0];
+  assign _171_ = 3'h3 ^ _164_;
+  assign _172_ = _171_ + lsu_sum[2:0];
+  assign _173_ = 3'h4 ^ _164_;
+  assign _174_ = _173_ + lsu_sum[2:0];
+  assign _175_ = 3'h5 ^ _164_;
+  assign _176_ = _175_ + lsu_sum[2:0];
+  assign _177_ = 3'h6 ^ _164_;
+  assign _178_ = _177_ + lsu_sum[2:0];
+  assign _179_ = 3'h7 ^ _164_;
+  assign _180_ = _179_ + lsu_sum[2:0];
+  assign _181_ = _162_[15:8] == 8'h00;
+  assign _182_ = _181_ ? 3'h2 : 3'h1;
+  assign _183_ = _144_ ? _182_ : _141_;
+  assign _184_ = _144_ ? 1'h1 : _145_;
+  assign _185_ = l_in[0] ? { _528_, _527_, _526_, _525_, _524_, _523_, _522_, _521_, _140_, _139_, _138_, _137_ } : r[130:0];
+  assign _186_ = l_in[0] ? { _143_, _142_, _162_, 1'h0, _183_, l_in[321:320], _156_, l_in[319:305], l_in[303:295] } : r[338:195];
+  assign _187_ = l_in[0] ? _162_[7:0] : 8'h00;
+  assign _188_ = l_in[0] ? _144_ : 1'h0;
+  assign _189_ = l_in[0] ? _184_ : 1'h0;
+  assign _190_ = l_in[0] ? _146_ : lsu_sum;
+  assign _191_ = l_in[0] ? _147_ : 1'h0;
+  assign _192_ = l_in[0] ? _148_ : 1'h0;
+  assign _193_ = l_in[0] ? _149_ : 64'h0000000000000000;
+  assign _194_ = l_in[0] ? _150_ : 1'h0;
+  assign _195_ = l_in[0] ? _151_ : 1'h0;
+  assign _196_ = l_in[0] ? _152_ : 1'h0;
+  assign _197_ = r[224:222] == 3'h0;
+  assign _198_ = r[224:222] == 3'h1;
+  assign _199_ = r[225] ? { _110_, 3'h0 } : r[66:3];
+  assign _200_ = ~ r[0];
+  assign _201_ = d_in[67] ? 3'h0 : 3'h4;
+  assign _202_ = d_in[67] ? 1'h1 : 1'h0;
+  assign _203_ = d_in[67] ? 1'h0 : 1'h1;
+  assign _204_ = d_in[67] ? _200_ : 1'h0;
+  assign _205_ = d_in[67] ? d_in[67] : 1'h0;
+  assign _206_ = ~ r[225];
+  assign _207_ = _004_ & _206_;
+  assign _208_ = _214_ ? { _344_, _341_, _338_, _335_, _332_, _329_, _326_, _323_ } : r[194:131];
+  assign _209_ = r[0] & r[206];
+  assign _210_ = _209_ ? 3'h3 : 3'h0;
+  assign _211_ = _209_ ? 1'h1 : 1'h0;
+  assign _212_ = _209_ ? 1'h0 : r[206];
+  assign _213_ = _209_ ? 1'h0 : 1'h1;
+  assign _214_ = _207_ & r[0];
+  assign _215_ = _207_ ? r[224:222] : _210_;
+  assign _216_ = _207_ ? 1'h1 : r[225];
+  assign _217_ = _207_ ? 1'h1 : _211_;
+  assign _218_ = _207_ ? 1'h0 : r[0];
+  assign _219_ = _207_ ? 1'h0 : _212_;
+  assign _220_ = _207_ ? 1'h0 : _213_;
+  assign _221_ = d_in[66] ? r[194:131] : _208_;
+  assign _222_ = d_in[66] ? _201_ : _215_;
+  assign _223_ = d_in[66] ? r[225] : _216_;
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+  assign _225_ = _236_ ? _199_ : lsu_sum;
+  assign _226_ = d_in[66] ? 1'h0 : _218_;
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+  assign _232_ = d_in[66] ? _205_ : 1'h0;
+  assign _233_ = d_in[0] ? _221_ : r[194:131];
+  assign _234_ = d_in[0] ? { _223_, _222_ } : r[225:222];
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+  assign _236_ = d_in[0] & d_in[66];
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+  assign _240_ = d_in[0] ? _229_ : 1'h0;
+  assign _241_ = d_in[0] ? _230_ : 1'h0;
+  assign _242_ = d_in[0] ? _231_ : 1'h0;
+  assign _243_ = d_in[0] ? _232_ : 1'h0;
+  assign _244_ = r[224:222] == 3'h2;
+  assign _245_ = r[225] ? r[241:234] : r[233:226];
+  assign _246_ = r[225] ? { _110_, 3'h0 } : r[66:3];
+  assign _247_ = ~ m_in[1];
+  assign _248_ = ~ m_in[4];
+  assign _249_ = _247_ & _248_;
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+  assign _251_ = _249_ & _250_;
+  assign _252_ = ~ m_in[2];
+  assign _253_ = _251_ & _252_;
+  assign _254_ = ~ m_in[3];
+  assign _255_ = _253_ & _254_;
+  assign _256_ = ~ r[338];
+  assign _257_ = ~ r[225];
+  assign _258_ = _004_ & _257_;
+  assign _259_ = _258_ ? 3'h1 : 3'h2;
+  assign _260_ = _256_ ? _259_ : 3'h0;
+  assign _261_ = _256_ ? 1'h1 : 1'h0;
+  assign _262_ = _256_ ? 1'h1 : 1'h0;
+  assign _263_ = _256_ ? 1'h0 : 1'h1;
+  assign _264_ = ~ r[0];
+  assign _265_ = _255_ ? _260_ : 3'h0;
+  assign _266_ = _255_ ? _261_ : 1'h0;
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+  assign _268_ = _255_ ? _263_ : 1'h0;
+  assign _269_ = _255_ ? 1'h0 : 1'h1;
+  assign _270_ = _255_ ? 2'h0 : { m_in[2], m_in[5] };
+  assign _271_ = _255_ ? 1'h0 : _264_;
+  assign _272_ = _255_ ? 1'h0 : m_in[4];
+  assign _273_ = _255_ ? 1'h0 : m_in[1];
+  assign _274_ = m_in[0] ? _265_ : r[224:222];
+  assign _275_ = m_in[0] ? _266_ : 1'h0;
+  assign _276_ = m_in[0] ? _267_ : 1'h1;
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+  assign _278_ = m_in[0] ? _269_ : 1'h0;
+  assign _279_ = m_in[0] ? _270_ : 2'h0;
+  assign _280_ = m_in[0] ? _271_ : 1'h0;
+  assign _281_ = m_in[0] ? _272_ : 1'h0;
+  assign _282_ = m_in[0] ? _273_ : 1'h0;
+  assign _283_ = r[224:222] == 3'h4;
+  assign _284_ = m_in[0] ? 3'h0 : r[224:222];
+  assign _285_ = m_in[0] ? 1'h0 : 1'h1;
+  assign _286_ = m_in[0] ? 1'h1 : 1'h0;
+  assign _287_ = r[224:222] == 3'h5;
+  assign _288_ = r[224:222] == 3'h3;
+  function [130:0] \9166 ;
+    input [130:0] a;
+    input [785:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9166  = b[130:0];
+      6'b????1?:
+        \9166  = b[261:131];
+      6'b???1??:
+        \9166  = b[392:262];
+      6'b??1???:
+        \9166  = b[523:393];
+      6'b?1????:
+        \9166  = b[654:524];
+      6'b1?????:
+        \9166  = b[785:655];
+      default:
+        \9166  = a;
+    endcase
+  endfunction
+  assign _289_ = \9166 (131'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx, { r[130:0], r[130:0], r[130:0], r[130:0], r[130:0], _185_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [63:0] \9169 ;
+    input [63:0] a;
+    input [383:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9169  = b[63:0];
+      6'b????1?:
+        \9169  = b[127:64];
+      6'b???1??:
+        \9169  = b[191:128];
+      6'b??1???:
+        \9169  = b[255:192];
+      6'b?1????:
+        \9169  = b[319:256];
+      6'b1?????:
+        \9169  = b[383:320];
+      default:
+        \9169  = a;
+    endcase
+  endfunction
+  assign _290_ = \9169 (64'hxxxxxxxxxxxxxxxx, { r[194:131], r[194:131], r[194:131], _233_, r[194:131], r[194:131] }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [26:0] \9173 ;
+    input [26:0] a;
+    input [161:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9173  = b[26:0];
+      6'b????1?:
+        \9173  = b[53:27];
+      6'b???1??:
+        \9173  = b[80:54];
+      6'b??1???:
+        \9173  = b[107:81];
+      6'b?1????:
+        \9173  = b[134:108];
+      6'b1?????:
+        \9173  = b[161:135];
+      default:
+        \9173  = a;
+    endcase
+  endfunction
+  assign _291_ = \9173 (27'hxxxxxxx, { r[221:195], r[221:195], r[221:195], r[221:195], r[221:195], _186_[26:0] }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [2:0] \9177 ;
+    input [2:0] a;
+    input [17:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9177  = b[2:0];
+      6'b????1?:
+        \9177  = b[5:3];
+      6'b???1??:
+        \9177  = b[8:6];
+      6'b??1???:
+        \9177  = b[11:9];
+      6'b?1????:
+        \9177  = b[14:12];
+      6'b1?????:
+        \9177  = b[17:15];
+      default:
+        \9177  = a;
+    endcase
+  endfunction
+  assign _292_ = \9177 (3'hx, { 3'h0, _284_, _274_, _234_[2:0], 3'h2, _186_[29:27] }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [0:0] \9182 ;
+    input [0:0] a;
+    input [5:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9182  = b[0:0];
+      6'b????1?:
+        \9182  = b[1:1];
+      6'b???1??:
+        \9182  = b[2:2];
+      6'b??1???:
+        \9182  = b[3:3];
+      6'b?1????:
+        \9182  = b[4:4];
+      6'b1?????:
+        \9182  = b[5:5];
+      default:
+        \9182  = a;
+    endcase
+  endfunction
+  assign _293_ = \9182 (1'hx, { r[225], r[225], r[225], _234_[3], r[225], _186_[30] }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [112:0] \9186 ;
+    input [112:0] a;
+    input [677:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9186  = b[112:0];
+      6'b????1?:
+        \9186  = b[225:113];
+      6'b???1??:
+        \9186  = b[338:226];
+      6'b??1???:
+        \9186  = b[451:339];
+      6'b?1????:
+        \9186  = b[564:452];
+      6'b1?????:
+        \9186  = b[677:565];
+      default:
+        \9186  = a;
+    endcase
+  endfunction
+  assign _294_ = \9186 (113'hxxxxxxxxxxxxxxxxxxxxxxxxxxxxx, { r[338:226], r[338:226], r[338:226], r[338:226], r[338:226], _186_[143:31] }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [7:0] \9204 ;
+    input [7:0] a;
+    input [47:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9204  = b[7:0];
+      6'b????1?:
+        \9204  = b[15:8];
+      6'b???1??:
+        \9204  = b[23:16];
+      6'b??1???:
+        \9204  = b[31:24];
+      6'b?1????:
+        \9204  = b[39:32];
+      6'b1?????:
+        \9204  = b[47:40];
+      default:
+        \9204  = a;
+    endcase
+  endfunction
+  assign _295_ = \9204 (8'hxx, { 16'h0000, _245_, 8'h00, r[241:234], _187_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [0:0] \9209 ;
+    input [0:0] a;
+    input [5:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9209  = b[0:0];
+      6'b????1?:
+        \9209  = b[1:1];
+      6'b???1??:
+        \9209  = b[2:2];
+      6'b??1???:
+        \9209  = b[3:3];
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+      default:
+        \9209  = a;
+    endcase
+  endfunction
+  assign _296_ = \9209 (1'hx, { 2'h0, _275_, 2'h1, _188_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [0:0] \9214 ;
+    input [0:0] a;
+    input [5:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
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+      6'b???1??:
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+      6'b??1???:
+        \9214  = b[3:3];
+      6'b?1????:
+        \9214  = b[4:4];
+      6'b1?????:
+        \9214  = b[5:5];
+      default:
+        \9214  = a;
+    endcase
+  endfunction
+  assign _297_ = \9214 (1'hx, { 1'h0, _285_, _276_, _235_, 1'h1, _189_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [63:0] \9217 ;
+    input [63:0] a;
+    input [383:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9217  = b[63:0];
+      6'b????1?:
+        \9217  = b[127:64];
+      6'b???1??:
+        \9217  = b[191:128];
+      6'b??1???:
+        \9217  = b[255:192];
+      6'b?1????:
+        \9217  = b[319:256];
+      6'b1?????:
+        \9217  = b[383:320];
+      default:
+        \9217  = a;
+    endcase
+  endfunction
+  assign _298_ = \9217 (64'hxxxxxxxxxxxxxxxx, { lsu_sum, lsu_sum, _246_, _225_, _110_, 3'h0, _190_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [0:0] \9220 ;
+    input [0:0] a;
+    input [5:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9220  = b[0:0];
+      6'b????1?:
+        \9220  = b[1:1];
+      6'b???1??:
+        \9220  = b[2:2];
+      6'b??1???:
+        \9220  = b[3:3];
+      6'b?1????:
+        \9220  = b[4:4];
+      6'b1?????:
+        \9220  = b[5:5];
+      default:
+        \9220  = a;
+    endcase
+  endfunction
+  assign _299_ = \9220 (1'hx, { 3'h0, _237_, 2'h0 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [0:0] \9225 ;
+    input [0:0] a;
+    input [5:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9225  = b[0:0];
+      6'b????1?:
+        \9225  = b[1:1];
+      6'b???1??:
+        \9225  = b[2:2];
+      6'b??1???:
+        \9225  = b[3:3];
+      6'b?1????:
+        \9225  = b[4:4];
+      6'b1?????:
+        \9225  = b[5:5];
+      default:
+        \9225  = a;
+    endcase
+  endfunction
+  assign _300_ = \9225 (1'hx, { 3'h4, _238_, 2'h0 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [0:0] \9230 ;
+    input [0:0] a;
+    input [5:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9230  = b[0:0];
+      6'b????1?:
+        \9230  = b[1:1];
+      6'b???1??:
+        \9230  = b[2:2];
+      6'b??1???:
+        \9230  = b[3:3];
+      6'b?1????:
+        \9230  = b[4:4];
+      6'b1?????:
+        \9230  = b[5:5];
+      default:
+        \9230  = a;
+    endcase
+  endfunction
+  assign _301_ = \9230 (1'hx, { 1'h1, _286_, _277_, _239_, 1'h0, _191_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [0:0] \9234 ;
+    input [0:0] a;
+    input [5:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9234  = b[0:0];
+      6'b????1?:
+        \9234  = b[1:1];
+      6'b???1??:
+        \9234  = b[2:2];
+      6'b??1???:
+        \9234  = b[3:3];
+      6'b?1????:
+        \9234  = b[4:4];
+      6'b1?????:
+        \9234  = b[5:5];
+      default:
+        \9234  = a;
+    endcase
+  endfunction
+  assign _302_ = \9234 (1'hx, { 5'h00, _192_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [63:0] \9238 ;
+    input [63:0] a;
+    input [383:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9238  = b[63:0];
+      6'b????1?:
+        \9238  = b[127:64];
+      6'b???1??:
+        \9238  = b[191:128];
+      6'b??1???:
+        \9238  = b[255:192];
+      6'b?1????:
+        \9238  = b[319:256];
+      6'b1?????:
+        \9238  = b[383:320];
+      default:
+        \9238  = a;
+    endcase
+  endfunction
+  assign _303_ = \9238 (64'hxxxxxxxxxxxxxxxx, { 320'h00000000000000000000000000000000000000000000000000000000000000000000000000000000, _193_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [0:0] \9242 ;
+    input [0:0] a;
+    input [5:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9242  = b[0:0];
+      6'b????1?:
+        \9242  = b[1:1];
+      6'b???1??:
+        \9242  = b[2:2];
+      6'b??1???:
+        \9242  = b[3:3];
+      6'b?1????:
+        \9242  = b[4:4];
+      6'b1?????:
+        \9242  = b[5:5];
+      default:
+        \9242  = a;
+    endcase
+  endfunction
+  assign _304_ = \9242 (1'hx, { 2'h0, _278_, _240_, 2'h0 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [0:0] \9246 ;
+    input [0:0] a;
+    input [5:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9246  = b[0:0];
+      6'b????1?:
+        \9246  = b[1:1];
+      6'b???1??:
+        \9246  = b[2:2];
+      6'b??1???:
+        \9246  = b[3:3];
+      6'b?1????:
+        \9246  = b[4:4];
+      6'b1?????:
+        \9246  = b[5:5];
+      default:
+        \9246  = a;
+    endcase
+  endfunction
+  assign _305_ = \9246 (1'hx, { 3'h0, _241_, 1'h0, _194_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [1:0] \9250 ;
+    input [1:0] a;
+    input [11:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9250  = b[1:0];
+      6'b????1?:
+        \9250  = b[3:2];
+      6'b???1??:
+        \9250  = b[5:4];
+      6'b??1???:
+        \9250  = b[7:6];
+      6'b?1????:
+        \9250  = b[9:8];
+      6'b1?????:
+        \9250  = b[11:10];
+      default:
+        \9250  = a;
+    endcase
+  endfunction
+  assign _306_ = \9250 (2'hx, { 4'h0, _279_, 6'h00 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [0:0] \9253 ;
+    input [0:0] a;
+    input [5:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9253  = b[0:0];
+      6'b????1?:
+        \9253  = b[1:1];
+      6'b???1??:
+        \9253  = b[2:2];
+      6'b??1???:
+        \9253  = b[3:3];
+      6'b?1????:
+        \9253  = b[4:4];
+      6'b1?????:
+        \9253  = b[5:5];
+      default:
+        \9253  = a;
+    endcase
+  endfunction
+  assign _307_ = \9253 (1'hx, { 2'h0, _280_, _242_, 2'h0 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [0:0] \9256 ;
+    input [0:0] a;
+    input [5:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9256  = b[0:0];
+      6'b????1?:
+        \9256  = b[1:1];
+      6'b???1??:
+        \9256  = b[2:2];
+      6'b??1???:
+        \9256  = b[3:3];
+      6'b?1????:
+        \9256  = b[4:4];
+      6'b1?????:
+        \9256  = b[5:5];
+      default:
+        \9256  = a;
+    endcase
+  endfunction
+  assign _308_ = \9256 (1'hx, { 2'h0, _281_, 3'h0 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [0:0] \9259 ;
+    input [0:0] a;
+    input [5:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9259  = b[0:0];
+      6'b????1?:
+        \9259  = b[1:1];
+      6'b???1??:
+        \9259  = b[2:2];
+      6'b??1???:
+        \9259  = b[3:3];
+      6'b?1????:
+        \9259  = b[4:4];
+      6'b1?????:
+        \9259  = b[5:5];
+      default:
+        \9259  = a;
+    endcase
+  endfunction
+  assign _309_ = \9259 (1'hx, { 3'h0, _243_, 2'h0 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [0:0] \9262 ;
+    input [0:0] a;
+    input [5:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9262  = b[0:0];
+      6'b????1?:
+        \9262  = b[1:1];
+      6'b???1??:
+        \9262  = b[2:2];
+      6'b??1???:
+        \9262  = b[3:3];
+      6'b?1????:
+        \9262  = b[4:4];
+      6'b1?????:
+        \9262  = b[5:5];
+      default:
+        \9262  = a;
+    endcase
+  endfunction
+  assign _310_ = \9262 (1'hx, { 2'h0, _282_, 3'h0 }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [0:0] \9275 ;
+    input [0:0] a;
+    input [5:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9275  = b[0:0];
+      6'b????1?:
+        \9275  = b[1:1];
+      6'b???1??:
+        \9275  = b[2:2];
+      6'b??1???:
+        \9275  = b[3:3];
+      6'b?1????:
+        \9275  = b[4:4];
+      6'b1?????:
+        \9275  = b[5:5];
+      default:
+        \9275  = a;
+    endcase
+  endfunction
+  assign _311_ = \9275 (1'hx, { 5'h00, _195_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  function [0:0] \9279 ;
+    input [0:0] a;
+    input [5:0] b;
+    input [5:0] s;
+    (* parallel_case *)
+    casez (s)
+      6'b?????1:
+        \9279  = b[0:0];
+      6'b????1?:
+        \9279  = b[1:1];
+      6'b???1??:
+        \9279  = b[2:2];
+      6'b??1???:
+        \9279  = b[3:3];
+      6'b?1????:
+        \9279  = b[4:4];
+      6'b1?????:
+        \9279  = b[5:5];
+      default:
+        \9279  = a;
+    endcase
+  endfunction
+  assign _312_ = \9279 (1'hx, { 5'h00, _196_ }, { _288_, _287_, _283_, _244_, _198_, _197_ });
+  assign _313_ = _300_ ? { r[66:3], r[211:207], 1'h1 } : { _109_, _099_, _089_, _079_, _069_, _059_, _049_, _039_, r[199:195], _299_ };
+  assign _314_ = _302_ ? { _303_, l_in[299:295], 1'h1 } : _313_;
+  assign _315_ = r[218] & _301_;
+  assign _316_ = ~ r[338];
+  assign _317_ = _304_ & _316_;
+  assign _318_ = ~ m_in[3];
+  assign _319_ = _318_ ? { 1'h0, _310_, 1'h0, _309_, _308_, 1'h0, _307_, 5'h00, _306_, 18'h00000 } : _294_[111:80];
+  assign _320_ = _317_ ? { _319_, _298_ } : _294_[111:16];
+  assign _323_ = _008_[2] ? _322_ : _321_;
+  assign _326_ = _010_[2] ? _325_ : _324_;
+  assign _329_ = _012_[2] ? _328_ : _327_;
+  assign _332_ = _014_[2] ? _331_ : _330_;
+  assign _335_ = _016_[2] ? _334_ : _333_;
+  assign _338_ = _018_[2] ? _337_ : _336_;
+  assign _341_ = _020_[2] ? _340_ : _339_;
+  assign _344_ = _022_[2] ? _343_ : _342_;
+  assign _345_ = ~ _166_[2];
+  assign _346_ = ~ _166_[1];
+  assign _347_ = _345_ & _346_;
+  assign _348_ = _345_ & _166_[1];
+  assign _349_ = _166_[2] & _346_;
+  assign _350_ = _166_[2] & _166_[1];
+  assign _351_ = ~ _166_[0];
+  assign _352_ = _347_ & _351_;
+  assign _353_ = _347_ & _166_[0];
+  assign _354_ = _348_ & _351_;
+  assign _355_ = _348_ & _166_[0];
+  assign _356_ = _349_ & _351_;
+  assign _357_ = _349_ & _166_[0];
+  assign _358_ = _350_ & _351_;
+  assign _359_ = _350_ & _166_[0];
+  assign _360_ = _352_ ? l_in[238:231] : r[74:67];
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+  assign _362_ = _354_ ? l_in[238:231] : r[90:83];
+  assign _363_ = _355_ ? l_in[238:231] : r[98:91];
+  assign _364_ = _356_ ? l_in[238:231] : r[106:99];
+  assign _365_ = _357_ ? l_in[238:231] : r[114:107];
+  assign _366_ = _358_ ? l_in[238:231] : r[122:115];
+  assign _367_ = _359_ ? l_in[238:231] : r[130:123];
+  assign _368_ = ~ _168_[2];
+  assign _369_ = ~ _168_[1];
+  assign _370_ = _368_ & _369_;
+  assign _371_ = _368_ & _168_[1];
+  assign _372_ = _168_[2] & _369_;
+  assign _373_ = _168_[2] & _168_[1];
+  assign _374_ = ~ _168_[0];
+  assign _375_ = _370_ & _374_;
+  assign _376_ = _370_ & _168_[0];
+  assign _377_ = _371_ & _374_;
+  assign _378_ = _371_ & _168_[0];
+  assign _379_ = _372_ & _374_;
+  assign _380_ = _372_ & _168_[0];
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+  assign _392_ = ~ _170_[1];
+  assign _393_ = _391_ & _392_;
+  assign _394_ = _391_ & _170_[1];
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+  assign _397_ = ~ _170_[0];
+  assign _398_ = _393_ & _397_;
+  assign _399_ = _393_ & _170_[0];
+  assign _400_ = _394_ & _397_;
+  assign _401_ = _394_ & _170_[0];
+  assign _402_ = _395_ & _397_;
+  assign _403_ = _395_ & _170_[0];
+  assign _404_ = _396_ & _397_;
+  assign _405_ = _396_ & _170_[0];
+  assign _406_ = _398_ ? l_in[254:247] : _383_;
+  assign _407_ = _399_ ? l_in[254:247] : _384_;
+  assign _408_ = _400_ ? l_in[254:247] : _385_;
+  assign _409_ = _401_ ? l_in[254:247] : _386_;
+  assign _410_ = _402_ ? l_in[254:247] : _387_;
+  assign _411_ = _403_ ? l_in[254:247] : _388_;
+  assign _412_ = _404_ ? l_in[254:247] : _389_;
+  assign _413_ = _405_ ? l_in[254:247] : _390_;
+  assign _414_ = ~ _172_[2];
+  assign _415_ = ~ _172_[1];
+  assign _416_ = _414_ & _415_;
+  assign _417_ = _414_ & _172_[1];
+  assign _418_ = _172_[2] & _415_;
+  assign _419_ = _172_[2] & _172_[1];
+  assign _420_ = ~ _172_[0];
+  assign _421_ = _416_ & _420_;
+  assign _422_ = _416_ & _172_[0];
+  assign _423_ = _417_ & _420_;
+  assign _424_ = _417_ & _172_[0];
+  assign _425_ = _418_ & _420_;
+  assign _426_ = _418_ & _172_[0];
+  assign _427_ = _419_ & _420_;
+  assign _428_ = _419_ & _172_[0];
+  assign _429_ = _421_ ? l_in[262:255] : _406_;
+  assign _430_ = _422_ ? l_in[262:255] : _407_;
+  assign _431_ = _423_ ? l_in[262:255] : _408_;
+  assign _432_ = _424_ ? l_in[262:255] : _409_;
+  assign _433_ = _425_ ? l_in[262:255] : _410_;
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+  assign _436_ = _428_ ? l_in[262:255] : _413_;
+  assign _437_ = ~ _174_[2];
+  assign _438_ = ~ _174_[1];
+  assign _439_ = _437_ & _438_;
+  assign _440_ = _437_ & _174_[1];
+  assign _441_ = _174_[2] & _438_;
+  assign _442_ = _174_[2] & _174_[1];
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+  assign _444_ = _439_ & _443_;
+  assign _445_ = _439_ & _174_[0];
+  assign _446_ = _440_ & _443_;
+  assign _447_ = _440_ & _174_[0];
+  assign _448_ = _441_ & _443_;
+  assign _449_ = _441_ & _174_[0];
+  assign _450_ = _442_ & _443_;
+  assign _451_ = _442_ & _174_[0];
+  assign _452_ = _444_ ? l_in[270:263] : _429_;
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+  assign _454_ = _446_ ? l_in[270:263] : _431_;
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+  assign _457_ = _449_ ? l_in[270:263] : _434_;
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+  assign _460_ = ~ _176_[2];
+  assign _461_ = ~ _176_[1];
+  assign _462_ = _460_ & _461_;
+  assign _463_ = _460_ & _176_[1];
+  assign _464_ = _176_[2] & _461_;
+  assign _465_ = _176_[2] & _176_[1];
+  assign _466_ = ~ _176_[0];
+  assign _467_ = _462_ & _466_;
+  assign _468_ = _462_ & _176_[0];
+  assign _469_ = _463_ & _466_;
+  assign _470_ = _463_ & _176_[0];
+  assign _471_ = _464_ & _466_;
+  assign _472_ = _464_ & _176_[0];
+  assign _473_ = _465_ & _466_;
+  assign _474_ = _465_ & _176_[0];
+  assign _475_ = _467_ ? l_in[278:271] : _452_;
+  assign _476_ = _468_ ? l_in[278:271] : _453_;
+  assign _477_ = _469_ ? l_in[278:271] : _454_;
+  assign _478_ = _470_ ? l_in[278:271] : _455_;
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+  assign _480_ = _472_ ? l_in[278:271] : _457_;
+  assign _481_ = _473_ ? l_in[278:271] : _458_;
+  assign _482_ = _474_ ? l_in[278:271] : _459_;
+  assign _483_ = ~ _178_[2];
+  assign _484_ = ~ _178_[1];
+  assign _485_ = _483_ & _484_;
+  assign _486_ = _483_ & _178_[1];
+  assign _487_ = _178_[2] & _484_;
+  assign _488_ = _178_[2] & _178_[1];
+  assign _489_ = ~ _178_[0];
+  assign _490_ = _485_ & _489_;
+  assign _491_ = _485_ & _178_[0];
+  assign _492_ = _486_ & _489_;
+  assign _493_ = _486_ & _178_[0];
+  assign _494_ = _487_ & _489_;
+  assign _495_ = _487_ & _178_[0];
+  assign _496_ = _488_ & _489_;
+  assign _497_ = _488_ & _178_[0];
+  assign _498_ = _490_ ? l_in[286:279] : _475_;
+  assign _499_ = _491_ ? l_in[286:279] : _476_;
+  assign _500_ = _492_ ? l_in[286:279] : _477_;
+  assign _501_ = _493_ ? l_in[286:279] : _478_;
+  assign _502_ = _494_ ? l_in[286:279] : _479_;
+  assign _503_ = _495_ ? l_in[286:279] : _480_;
+  assign _504_ = _496_ ? l_in[286:279] : _481_;
+  assign _505_ = _497_ ? l_in[286:279] : _482_;
+  assign _506_ = ~ _180_[2];
+  assign _507_ = ~ _180_[1];
+  assign _508_ = _506_ & _507_;
+  assign _509_ = _506_ & _180_[1];
+  assign _510_ = _180_[2] & _507_;
+  assign _511_ = _180_[2] & _180_[1];
+  assign _512_ = ~ _180_[0];
+  assign _513_ = _508_ & _512_;
+  assign _514_ = _508_ & _180_[0];
+  assign _515_ = _509_ & _512_;
+  assign _516_ = _509_ & _180_[0];
+  assign _517_ = _510_ & _512_;
+  assign _518_ = _510_ & _180_[0];
+  assign _519_ = _511_ & _512_;
+  assign _520_ = _511_ & _180_[0];
+  assign _521_ = _513_ ? l_in[294:287] : _498_;
+  assign _522_ = _514_ ? l_in[294:287] : _499_;
+  assign _523_ = _515_ ? l_in[294:287] : _500_;
+  assign _524_ = _516_ ? l_in[294:287] : _501_;
+  assign _525_ = _517_ ? l_in[294:287] : _502_;
+  assign _526_ = _518_ ? l_in[294:287] : _503_;
+  assign _527_ = _519_ ? l_in[294:287] : _504_;
+  assign _528_ = _520_ ? l_in[294:287] : _505_;
+  assign e_out = { r[338], m_in[3:2], m_in[5:4], m_in[1], _304_ };
+  assign l_out = { d_in[65], _315_, r[216:212], _314_, _301_ };
+  assign d_out = { _295_, _289_[130:67], _298_, _291_[26:25], _291_[22], _291_[24], _289_[2], _289_[0], _296_ };
+  assign m_out = { l_in[294:231], _298_, l_in[86:82], l_in[91:87], r[221], r[0], _294_[112], _311_, l_in[78], _289_[1], _305_ };
+  assign stall_out = _297_;
+endmodule
+
+module logical(rs, rb, op, invert_in, invert_out, datalen, result, popcnt, parity);
+  wire [63:0] _00_;
+  wire [63:0] _01_;
+  wire [63:0] _02_;
+  wire _03_;
+  wire [63:0] _04_;
+  wire _05_;
+  wire [63:0] _06_;
+  wire [63:0] _07_;
+  wire [63:0] _08_;
+  wire [63:0] _09_;
+  wire [1:0] _10_;
+  wire [1:0] _11_;
+  wire [1:0] _12_;
+  wire [1:0] _13_;
+  wire [1:0] _14_;
+  wire [1:0] _15_;
+  wire [1:0] _16_;
+  wire [1:0] _17_;
+  wire [1:0] _18_;
+  wire [1:0] _19_;
+  wire [1:0] _20_;
+  wire [1:0] _21_;
+  wire [1:0] _22_;
+  wire [1:0] _23_;
+  wire [1:0] _24_;
+  wire [1:0] _25_;
+  wire [1:0] _26_;
+  wire [1:0] _27_;
+  wire [1:0] _28_;
+  wire [1:0] _29_;
+  wire [1:0] _30_;
+  wire [1:0] _31_;
+  wire [1:0] _32_;
+  wire [1:0] _33_;
+  wire [1:0] _34_;
+  wire [1:0] _35_;
+  wire [1:0] _36_;
+  wire [1:0] _37_;
+  wire [1:0] _38_;
+  wire [1:0] _39_;
+  wire [1:0] _40_;
+  wire [1:0] _41_;
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+  wire [2:0] _50_;
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+  wire [2:0] _57_;
+  wire [3:0] _58_;
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+  wire [3:0] _60_;
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+  wire [5:0] _69_;
+  wire [5:0] _70_;
+  wire [5:0] _71_;
+  wire _72_;
+  wire _73_;
+  wire [6:0] _74_;
+  wire [5:0] _75_;
+  wire _76_;
+  wire [5:0] _77_;
+  wire [3:0] _78_;
+  wire [2:0] _79_;
+  wire [3:0] _80_;
+  wire [3:0] _81_;
+  wire [3:0] _82_;
+  wire [3:0] _83_;
+  wire [1:0] _84_;
+  wire [3:0] _85_;
+  wire [3:0] _86_;
+  wire [3:0] _87_;
+  wire _88_;
+  wire _89_;
+  wire _90_;
+  wire _91_;
+  wire _92_;
+  wire _93_;
+  wire _94_;
+  input [3:0] datalen;
+  input invert_in;
+  input invert_out;
+  input [5:0] op;
+  wire par0;
+  wire par1;
+  output [63:0] parity;
+  output [63:0] popcnt;
+  input [63:0] rb;
+  output [63:0] result;
+  input [63:0] rs;
+  assign _00_ = ~ rb;
+  assign _01_ = invert_in ? _00_ : rb;
+  assign _02_ = rs & _01_;
+  assign _03_ = op == 6'h03;
+  assign _04_ = rs | _01_;
+  assign _05_ = op == 6'h2e;
+  assign _06_ = rs ^ _01_;
+  function [63:0] \19328 ;
+    input [63:0] a;
+    input [127:0] b;
+    input [1:0] s;
+    (* parallel_case *)
+    casez (s)
+      2'b?1:
+        \19328  = b[63:0];
+      2'b1?:
+        \19328  = b[127:64];
+      default:
+        \19328  = a;
+    endcase
+  endfunction
+  assign _07_ = \19328 (_06_, { _04_, _02_ }, { _05_, _03_ });
+  assign _08_ = ~ _07_;
+  assign _09_ = invert_out ? _08_ : _07_;
+  assign _10_ = { 1'h0, rs[0] } + { 1'h0, rs[1] };
+  assign _11_ = { 1'h0, rs[2] } + { 1'h0, rs[3] };
+  assign _12_ = { 1'h0, rs[4] } + { 1'h0, rs[5] };
+  assign _13_ = { 1'h0, rs[6] } + { 1'h0, rs[7] };
+  assign _14_ = { 1'h0, rs[8] } + { 1'h0, rs[9] };
+  assign _15_ = { 1'h0, rs[10] } + { 1'h0, rs[11] };
+  assign _16_ = { 1'h0, rs[12] } + { 1'h0, rs[13] };
+  assign _17_ = { 1'h0, rs[14] } + { 1'h0, rs[15] };
+  assign _18_ = { 1'h0, rs[16] } + { 1'h0, rs[17] };
+  assign _19_ = { 1'h0, rs[18] } + { 1'h0, rs[19] };
+  assign _20_ = { 1'h0, rs[20] } + { 1'h0, rs[21] };
+  assign _21_ = { 1'h0, rs[22] } + { 1'h0, rs[23] };
+  assign _22_ = { 1'h0, rs[24] } + { 1'h0, rs[25] };
+  assign _23_ = { 1'h0, rs[26] } + { 1'h0, rs[27] };
+  assign _24_ = { 1'h0, rs[28] } + { 1'h0, rs[29] };
+  assign _25_ = { 1'h0, rs[30] } + { 1'h0, rs[31] };
+  assign _26_ = { 1'h0, rs[32] } + { 1'h0, rs[33] };
+  assign _27_ = { 1'h0, rs[34] } + { 1'h0, rs[35] };
+  assign _28_ = { 1'h0, rs[36] } + { 1'h0, rs[37] };
+  assign _29_ = { 1'h0, rs[38] } + { 1'h0, rs[39] };
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+  assign _31_ = { 1'h0, rs[42] } + { 1'h0, rs[43] };
+  assign _32_ = { 1'h0, rs[44] } + { 1'h0, rs[45] };
+  assign _33_ = { 1'h0, rs[46] } + { 1'h0, rs[47] };
+  assign _34_ = { 1'h0, rs[48] } + { 1'h0, rs[49] };
+  assign _35_ = { 1'h0, rs[50] } + { 1'h0, rs[51] };
+  assign _36_ = { 1'h0, rs[52] } + { 1'h0, rs[53] };
+  assign _37_ = { 1'h0, rs[54] } + { 1'h0, rs[55] };
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+  assign _39_ = { 1'h0, rs[58] } + { 1'h0, rs[59] };
+  assign _40_ = { 1'h0, rs[60] } + { 1'h0, rs[61] };
+  assign _41_ = { 1'h0, rs[62] } + { 1'h0, rs[63] };
+  assign _42_ = { 1'h0, _10_ } + { 1'h0, _11_ };
+  assign _43_ = { 1'h0, _12_ } + { 1'h0, _13_ };
+  assign _44_ = { 1'h0, _14_ } + { 1'h0, _15_ };
+  assign _45_ = { 1'h0, _16_ } + { 1'h0, _17_ };
+  assign _46_ = { 1'h0, _18_ } + { 1'h0, _19_ };
+  assign _47_ = { 1'h0, _20_ } + { 1'h0, _21_ };
+  assign _48_ = { 1'h0, _22_ } + { 1'h0, _23_ };
+  assign _49_ = { 1'h0, _24_ } + { 1'h0, _25_ };
+  assign _50_ = { 1'h0, _26_ } + { 1'h0, _27_ };
+  assign _51_ = { 1'h0, _28_ } + { 1'h0, _29_ };
+  assign _52_ = { 1'h0, _30_ } + { 1'h0, _31_ };
+  assign _53_ = { 1'h0, _32_ } + { 1'h0, _33_ };
+  assign _54_ = { 1'h0, _34_ } + { 1'h0, _35_ };
+  assign _55_ = { 1'h0, _36_ } + { 1'h0, _37_ };
+  assign _56_ = { 1'h0, _38_ } + { 1'h0, _39_ };
+  assign _57_ = { 1'h0, _40_ } + { 1'h0, _41_ };
+  assign _58_ = { 1'h0, _42_ } + { 1'h0, _43_ };
+  assign _59_ = { 1'h0, _44_ } + { 1'h0, _45_ };
+  assign _60_ = { 1'h0, _46_ } + { 1'h0, _47_ };
+  assign _61_ = { 1'h0, _48_ } + { 1'h0, _49_ };
+  assign _62_ = { 1'h0, _50_ } + { 1'h0, _51_ };
+  assign _63_ = { 1'h0, _52_ } + { 1'h0, _53_ };
+  assign _64_ = { 1'h0, _54_ } + { 1'h0, _55_ };
+  assign _65_ = { 1'h0, _56_ } + { 1'h0, _57_ };
+  assign _66_ = { 2'h0, _58_ } + { 2'h0, _59_ };
+  assign _67_ = _66_ + { 2'h0, _60_ };
+  assign _68_ = _67_ + { 2'h0, _61_ };
+  assign _69_ = { 2'h0, _62_ } + { 2'h0, _63_ };
+  assign _70_ = _69_ + { 2'h0, _64_ };
+  assign _71_ = _70_ + { 2'h0, _65_ };
+  assign _72_ = datalen[3:2] == 2'h0;
+  assign _73_ = ~ datalen[3];
+  assign _74_ = { 1'h0, _68_ } + { 1'h0, _71_ };
+  assign _75_ = _73_ ? _68_ : _74_[5:0];
+  assign _76_ = _73_ ? 1'h0 : _74_[6];
+  assign _77_ = _73_ ? _71_ : 6'h00;
+  assign _78_ = _72_ ? _58_ : _75_[3:0];
+  assign _79_ = _72_ ? 3'h0 : { _76_, _75_[5:4] };
+  assign _80_ = _72_ ? _59_ : 4'h0;
+  assign _81_ = _72_ ? _60_ : 4'h0;
+  assign _82_ = _72_ ? _61_ : 4'h0;
+  assign _83_ = _72_ ? _62_ : _77_[3:0];
+  assign _84_ = _72_ ? 2'h0 : _77_[5:4];
+  assign _85_ = _72_ ? _63_ : 4'h0;
+  assign _86_ = _72_ ? _64_ : 4'h0;
+  assign _87_ = _72_ ? _65_ : 4'h0;
+  assign _88_ = rs[0] ^ rs[8];
+  assign _89_ = _88_ ^ rs[16];
+  assign par0 = _89_ ^ rs[24];
+  assign _90_ = rs[32] ^ rs[40];
+  assign _91_ = _90_ ^ rs[48];
+  assign par1 = _91_ ^ rs[56];
+  assign _92_ = par0 ^ par1;
+  assign _93_ = datalen[3] ? _92_ : par0;
+  assign _94_ = datalen[3] ? 1'h0 : par1;
+  assign result = _09_;
+  assign popcnt = { 4'h0, _87_, 4'h0, _86_, 4'h0, _85_, 2'h0, _84_, _83_, 4'h0, _82_, 4'h0, _81_, 4'h0, _80_, 1'h0, _79_, _78_ };
+  assign parity = { 31'h00000000, _94_, 31'h00000000, _93_ };
+endmodule
+
+module microwatt_wrapper(clk, rst, wishbone_insn_dat_r, wishbone_insn_ack, wishbone_insn_stall, wishbone_data_dat_r, wishbone_data_ack, wishbone_data_stall, dmi_addr, dmi_din, dmi_req, dmi_wr, wishbone_insn_adr, wishbone_insn_dat_w, wishbone_insn_cyc, wishbone_insn_stb, wishbone_insn_sel, wishbone_insn_we, wishbone_data_adr, wishbone_data_dat_w, wishbone_data_cyc, wishbone_data_stb, wishbone_data_sel, wishbone_data_we, dmi_dout, dmi_ack, terminated_out);
+  wire [63:0] _0_;
+  wire _1_;
+  wire _2_;
+  input clk;
+  output dmi_ack;
+  input [3:0] dmi_addr;
+  input [63:0] dmi_din;
+  output [63:0] dmi_dout;
+  input dmi_req;
+  input dmi_wr;
+  input rst;
+  output terminated_out;
+  input wishbone_data_ack;
+  output [31:0] wishbone_data_adr;
+  output wishbone_data_cyc;
+  input [63:0] wishbone_data_dat_r;
+  output [63:0] wishbone_data_dat_w;
+  wire [106:0] wishbone_data_out;
+  output [7:0] wishbone_data_sel;
+  input wishbone_data_stall;
+  output wishbone_data_stb;
+  output wishbone_data_we;
+  input wishbone_insn_ack;
+  output [31:0] wishbone_insn_adr;
+  output wishbone_insn_cyc;
+  input [63:0] wishbone_insn_dat_r;
+  output [63:0] wishbone_insn_dat_w;
+  wire [106:0] wishbone_insn_out;
+  output [7:0] wishbone_insn_sel;
+  input wishbone_insn_stall;
+  output wishbone_insn_stb;
+  output wishbone_insn_we;
+  core_71ba14ecdd9e9507b1aeafd985ac12164cac4c4e microwatt_core (
+    .alt_reset(1'h0),
+    .clk(clk),
+    .dmi_ack(_1_),
+    .dmi_addr(dmi_addr),
+    .dmi_din(dmi_din),
+    .dmi_dout(_0_),
+    .dmi_req(dmi_req),
+    .dmi_wr(dmi_wr),
+    .ext_irq(1'h0),
+    .rst(rst),
+    .terminated_out(_2_),
+    .wishbone_data_in({ wishbone_data_stall, wishbone_data_ack, wishbone_data_dat_r }),
+    .wishbone_data_out(wishbone_data_out),
+    .wishbone_insn_in({ wishbone_insn_stall, wishbone_insn_ack, wishbone_insn_dat_r }),
+    .wishbone_insn_out(wishbone_insn_out)
+  );
+  assign wishbone_insn_adr = wishbone_insn_out[31:0];
+  assign wishbone_insn_dat_w = wishbone_insn_out[95:32];
+  assign wishbone_insn_cyc = wishbone_insn_out[96];
+  assign wishbone_insn_stb = wishbone_insn_out[97];
+  assign wishbone_insn_sel = wishbone_insn_out[105:98];
+  assign wishbone_insn_we = wishbone_insn_out[106];
+  assign wishbone_data_adr = wishbone_data_out[31:0];
+  assign wishbone_data_dat_w = wishbone_data_out[95:32];
+  assign wishbone_data_cyc = wishbone_data_out[96];
+  assign wishbone_data_stb = wishbone_data_out[97];
+  assign wishbone_data_sel = wishbone_data_out[105:98];
+  assign wishbone_data_we = wishbone_data_out[106];
+  assign dmi_dout = _0_;
+  assign dmi_ack = _1_;
+  assign terminated_out = _2_;
+endmodule
+
+module mmu(clk, rst, l_in, d_in, l_out, d_out, i_out);
+  wire [63:0] _000_;
+  wire _001_;
+  wire [66:0] _002_;
+  wire [63:0] _003_;
+  wire [31:0] _004_;
+  wire [3:0] _005_;
+  wire [63:0] _006_;
+  wire _007_;
+  wire [63:0] _008_;
+  wire _009_;
+  wire [135:0] _010_;
+  wire _011_;
+  wire _012_;
+  wire [30:0] _013_;
+  wire _014_;
+  wire _015_;
+  wire _016_;
+  wire [18:0] _017_;
+  wire _018_;
+  wire _019_;
+  wire _020_;
+  wire _021_;
+  wire _022_;
+  wire _023_;
+  wire _024_;
+  wire _025_;
+  wire _026_;
+  wire _027_;
+  wire _028_;
+  wire _029_;
+  wire _030_;
+  wire _031_;
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+  wire _033_;
+  wire _034_;
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+  wire _037_;
+  wire _038_;
+  wire _039_;
+  wire _040_;
+  wire _041_;
+  wire _042_;
+  wire _043_;
+  wire _044_;
+  wire _045_;
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+  wire _050_;
+  wire _051_;
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+  wire _071_;
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+  wire _073_;
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+  wire _109_;
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+  wire _111_;
+  wire _112_;
+  wire _113_;
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+  wire _115_;
+  wire _116_;
+  wire _117_;
+  wire _118_;
+  wire _119_;
+  wire _120_;
+  wire _121_;
+  wire _122_;
+  wire _123_;
+  wire _124_;
+  wire _125_;
+  wire _126_;
+  wire _127_;
+  wire _128_;
+  wire _129_;
+  wire _130_;
+  wire _131_;
+  wire _132_;
+  wire [63:0] _133_;
+  wire _134_;
+  wire _135_;
+  wire _136_;
+  wire _137_;
+  wire _138_;
+  wire _139_;
+  wire _140_;
+  wire _141_;
+  wire _142_;
+  wire _143_;
+  wire _144_;
+  wire [3:0] _145_;
+  wire _146_;
+  wire [3:0] _147_;
+  wire [5:0] _148_;
+  wire _149_;
+  wire _150_;
+  wire [3:0] _151_;
+  wire _152_;
+  wire _153_;
+  wire [5:0] _154_;
+  wire _155_;
+  wire _156_;
+  wire _157_;
+  wire _158_;
+  wire [67:0] _159_;
+  wire [3:0] _160_;
+  wire _161_;
+  wire [6:0] _162_;
+  wire _163_;
+  wire _164_;
+  wire _165_;
+  wire _166_;
+  wire _167_;
+  wire [63:0] _168_;
+  wire [31:0] _169_;
+  wire _170_;
+  wire [99:0] _171_;
+  wire _172_;
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+  wire _174_;
+  wire _175_;
+  wire _176_;
+  wire _177_;
+  wire [3:0] _178_;
+  wire _179_;
+  wire _180_;
+  wire _181_;
+  wire _182_;
+  wire [64:0] _183_;
+  wire [64:0] _184_;
+  wire _185_;
+  wire [3:0] _186_;
+  wire _187_;
+  wire [3:0] _188_;
+  wire [196:0] _189_;
+  wire _190_;
+  wire _191_;
+  wire [200:0] _192_;
+  wire [1:0] _193_;
+  wire _194_;
+  wire [5:0] _195_;
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+  wire [30:0] _197_;
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+  wire _200_;
+  wire _201_;
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+  wire _203_;
+  wire _204_;
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+  wire _207_;
+  wire [3:0] _208_;
+  wire _209_;
+  wire [3:0] _210_;
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+  wire [43:0] _297_;
+  wire [43:0] _298_;
+  wire [43:0] _299_;
+  wire [43:0] _300_;
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+  wire [63:0] _305_;
+  wire [15:0] addrsh;
+  input clk;
+  input [66:0] d_in;
+  output [131:0] d_out;
+  output [130:0] i_out;
+  input [144:0] l_in;
+  output [69:0] l_out;
+  reg [433:0] r;
+  input rst;
+  assign _055_ = $signed(32'd6) < $signed({ 26'h0000000, r[303:298] });
+  assign _056_ = _055_ ? 1'h1 : 1'h0;
+  assign _057_ = $signed(32'd7) < $signed({ 26'h0000000, r[303:298] });
+  assign _058_ = _057_ ? 1'h1 : 1'h0;
+  assign _059_ = $signed(32'd8) < $signed({ 26'h0000000, r[303:298] });
+  assign _060_ = _059_ ? 1'h1 : 1'h0;
+  assign _061_ = $signed(32'd9) < $signed({ 26'h0000000, r[303:298] });
+  assign _062_ = _061_ ? 1'h1 : 1'h0;
+  assign _063_ = $signed(32'd10) < $signed({ 26'h0000000, r[303:298] });
+  assign _064_ = _063_ ? 1'h1 : 1'h0;
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+  assign _135_ = ~ _134_;
+  assign _136_ = l_in[2] | l_in[28];
+  assign _137_ = _136_ | l_in[27];
+  assign _138_ = _137_ | l_in[24];
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+  assign _140_ = _139_ | l_in[22];
+  assign _141_ = _161_ ? 1'h0 : r[232];
+  assign _142_ = _153_ ? 1'h0 : r[297];
+  assign _143_ = ~ _132_;
+  assign _144_ = { 1'h0, _133_[4:0] } == 6'h00;
+  assign _145_ = _144_ ? 4'h8 : 4'h4;
+  assign _146_ = _144_ ? 1'h1 : 1'h0;
+  assign _147_ = _143_ ? 4'h2 : _145_;
+  assign _148_ = _143_ ? { 1'h0, r[72:68] } : { 1'h0, _133_[62:61], _133_[7:5] };
+  assign _149_ = _143_ ? 1'h0 : _146_;
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+  assign _151_ = l_in[1] ? 4'h1 : _147_;
+  assign _152_ = l_in[1] & l_in[10];
+  assign _153_ = l_in[1] & l_in[10];
+  assign _154_ = l_in[1] ? { 1'h0, _133_[62:61], _133_[7:5] } : _148_;
+  assign _155_ = l_in[1] ? 1'h0 : _149_;
+  assign _156_ = l_in[1] ? 1'h1 : 1'h0;
+  assign _157_ = l_in[1] ? 1'h1 : 1'h0;
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+  assign _159_ = l_in[0] ? { l_in[80:17], l_in[6], _135_, l_in[4], _150_ } : { r[67:1], 1'h0 };
+  assign _160_ = l_in[0] ? _151_ : r[167:164];
+  assign _161_ = l_in[0] & _152_;
+  assign _162_ = l_in[0] ? { _154_, _142_ } : { 1'h0, _133_[62:61], _133_[7:5], r[297] };
+  assign _163_ = l_in[0] ? _155_ : 1'h0;
+  assign _164_ = l_in[0] ? _156_ : 1'h0;
+  assign _165_ = l_in[0] ? _157_ : 1'h0;
+  assign _166_ = l_in[0] ? _158_ : 1'h0;
+  assign _167_ = ~ l_in[16];
+  assign _168_ = _167_ ? r[131:68] : l_in[144:81];
+  assign _169_ = _167_ ? l_in[112:81] : r[163:132];
+  assign _170_ = _167_ ? _162_[0] : 1'h0;
+  assign _171_ = l_in[3] ? { 4'h1, _169_, _168_ } : { _160_, r[163:68] };
+  assign _172_ = l_in[3] ? 1'h0 : _141_;
+  assign _173_ = l_in[3] ? _170_ : _162_[0];
+  assign _174_ = l_in[3] ? 1'h1 : _164_;
+  assign _175_ = l_in[3] ? 1'h1 : _165_;
+  assign _176_ = l_in[3] ? 1'h1 : _166_;
+  assign _177_ = r[167:164] == 4'h0;
+  assign _178_ = d_in[1] ? 4'h0 : r[167:164];
+  assign _179_ = d_in[1] ? 1'h1 : 1'h0;
+  assign _180_ = r[167:164] == 4'h1;
+  assign _181_ = r[167:164] == 4'h2;
+  assign _182_ = ~ d_in[2];
+  assign _183_ = r[67] ? r[232:168] : { 1'h1, d_in[10:3], d_in[18:11], d_in[26:19], d_in[34:27], d_in[42:35], d_in[50:43], d_in[58:51], d_in[66:59] };
+  assign _184_ = r[67] ? { 1'h1, d_in[10:3], d_in[18:11], d_in[26:19], d_in[34:27], d_in[42:35], d_in[50:43], d_in[58:51], d_in[66:59] } : r[297:233];
+  assign _185_ = { 1'h0, d_in[63:59] } == 6'h00;
+  assign _186_ = _185_ ? 4'h8 : 4'h4;
+  assign _187_ = _190_ ? 1'h1 : 1'h0;
+  assign _188_ = _182_ ? _186_ : 4'h8;
+  assign _189_ = _182_ ? { d_in[18:11], d_in[26:19], d_in[34:27], d_in[42:35], d_in[50:43], d_in[58:51], 8'h00, d_in[63:59], 1'h0, d_in[9:8], d_in[66:64], _184_, _183_ } : r[364:168];
+  assign _190_ = _182_ & _185_;
+  assign _191_ = _182_ ? 1'h0 : 1'h1;
+  assign _192_ = d_in[1] ? { _189_, _188_ } : r[364:164];
+  assign _193_ = d_in[1] ? { _191_, _187_ } : 2'h0;
+  assign _194_ = r[167:164] == 4'h3;
+  assign _195_ = r[303:298] + 6'h13;
+  assign _196_ = _195_ - { 1'h0, r[308:304] };
+  assign _197_ = ~ { _104_, _102_, _100_, _098_, _096_, _094_, _092_, _090_, _088_, _086_, _084_, _082_, _080_, _078_, _076_, _074_, _072_, _070_, _068_, _066_, _064_, _062_, _060_, _058_, _056_, _054_, _052_, _050_, _048_, _046_, _044_ };
+  assign _198_ = r[65:35] & _197_;
+  assign _199_ = | _198_;
+  assign _200_ = r[67] != r[66];
+  assign _201_ = _200_ | _199_;
+  assign _202_ = { 1'h0, r[308:304] } < 6'h05;
+  assign _203_ = { 1'h0, r[308:304] } > 6'h10;
+  assign _204_ = _202_ | _203_;
+  assign _205_ = r[303:298] + 6'h13;
+  assign _206_ = { 1'h0, r[308:304] } > _205_;
+  assign _207_ = _204_ | _206_;
+  assign _208_ = _207_ ? 4'h8 : 4'h5;
+  assign _209_ = _207_ ? 1'h1 : 1'h0;
+  assign _210_ = _201_ ? 4'h8 : _208_;
+  assign _211_ = _201_ ? 1'h0 : _209_;
+  assign _212_ = _201_ ? 1'h1 : 1'h0;
+  assign _213_ = r[167:164] == 4'h4;
+  assign _214_ = r[167:164] == 4'h5;
+  assign _215_ = ~ d_in[2];
+  assign _216_ = ~ d_in[62];
+  assign _217_ = r[3] | _216_;
+  assign _218_ = ~ r[1];
+  assign _219_ = ~ r[2];
+  assign _220_ = d_in[61] & _219_;
+  assign _221_ = d_in[60] | _220_;
+  assign _222_ = ~ d_in[64];
+  assign _223_ = d_in[59] & _222_;
+  assign _224_ = _218_ ? _221_ : _223_;
+  assign _225_ = _217_ ? _224_ : 1'h0;
+  assign _226_ = ~ r[2];
+  assign _227_ = d_in[66] | _226_;
+  assign _228_ = d_in[51] & _227_;
+  assign _229_ = _225_ & _228_;
+  assign _230_ = ~ _225_;
+  assign _231_ = _229_ ? 4'h7 : 4'h8;
+  assign _232_ = _229_ ? 2'h0 : { _225_, _230_ };
+  assign _233_ = { 1'h0, d_in[63:59] } < 6'h05;
+  assign _234_ = { 1'h0, d_in[63:59] } > 6'h10;
+  assign _235_ = _233_ | _234_;
+  assign _236_ = { 1'h0, d_in[63:59] } > r[303:298];
+  assign _237_ = _235_ | _236_;
+  assign _238_ = r[303:298] - { 1'h0, d_in[63:59] };
+  assign _239_ = _237_ ? 4'h8 : 4'h5;
+  assign _240_ = _237_ ? r[364:298] : { d_in[18:11], d_in[26:19], d_in[34:27], d_in[42:35], d_in[50:43], d_in[58:51], 8'h00, d_in[63:59], _238_ };
+  assign _241_ = _237_ ? 1'h1 : 1'h0;
+  assign _242_ = d_in[9] ? _231_ : _239_;
+  assign _243_ = d_in[9] ? r[364:298] : _240_;
+  assign _244_ = d_in[9] ? 1'h0 : _241_;
+  assign _245_ = d_in[9] ? _232_ : 2'h0;
+  assign _246_ = d_in[10] ? _242_ : 4'h8;
+  assign _247_ = d_in[10] ? _243_ : r[364:298];
+  assign _248_ = d_in[10] ? 1'h0 : 1'h1;
+  assign _249_ = d_in[10] ? _244_ : 1'h0;
+  assign _250_ = d_in[10] ? _245_ : 2'h0;
+  assign _251_ = _215_ ? _246_ : 4'h8;
+  assign _252_ = _215_ ? { _248_, d_in[10:3], d_in[18:11], d_in[26:19], d_in[34:27], d_in[42:35], d_in[50:43], d_in[58:51], d_in[66:59], _247_ } : { 1'h0, r[428:298] };
+  assign _253_ = _215_ ? _249_ : 1'h1;
+  assign _254_ = _215_ ? _250_ : 2'h0;
+  assign _255_ = d_in[1] ? _251_ : r[167:164];
+  assign _256_ = d_in[1] ? { _253_, _252_ } : { 2'h0, r[428:298] };
+  assign _257_ = d_in[1] ? _254_ : 2'h0;
+  assign _258_ = r[167:164] == 4'h6;
+  assign _259_ = ~ r[1];
+  assign _260_ = _259_ ? 4'h1 : 4'h0;
+  assign _261_ = _259_ ? 1'h1 : 1'h0;
+  assign _262_ = _259_ ? 1'h0 : 1'h1;
+  assign _263_ = _259_ ? 1'h0 : 1'h1;
+  assign _264_ = r[167:164] == 4'h7;
+  assign _265_ = r[167:164] == 4'h8;
+  function [67:0] \10776 ;
+    input [67:0] a;
+    input [611:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10776  = b[67:0];
+      9'b???????1?:
+        \10776  = b[135:68];
+      9'b??????1??:
+        \10776  = b[203:136];
+      9'b?????1???:
+        \10776  = b[271:204];
+      9'b????1????:
+        \10776  = b[339:272];
+      9'b???1?????:
+        \10776  = b[407:340];
+      9'b??1??????:
+        \10776  = b[475:408];
+      9'b?1???????:
+        \10776  = b[543:476];
+      9'b1????????:
+        \10776  = b[611:544];
+      default:
+        \10776  = a;
+    endcase
+  endfunction
+  assign _266_ = \10776 (68'hxxxxxxxxxxxxxxxxx, { r[67:1], 1'h0, r[67:1], 1'h0, r[67:1], 1'h0, r[67:1], 1'h0, r[67:1], 1'h0, r[67:1], 1'h0, r[67:1], 1'h0, r[67:1], 1'h0, _159_ }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [95:0] \10780 ;
+    input [95:0] a;
+    input [863:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10780  = b[95:0];
+      9'b???????1?:
+        \10780  = b[191:96];
+      9'b??????1??:
+        \10780  = b[287:192];
+      9'b?????1???:
+        \10780  = b[383:288];
+      9'b????1????:
+        \10780  = b[479:384];
+      9'b???1?????:
+        \10780  = b[575:480];
+      9'b??1??????:
+        \10780  = b[671:576];
+      9'b?1???????:
+        \10780  = b[767:672];
+      9'b1????????:
+        \10780  = b[863:768];
+      default:
+        \10780  = a;
+    endcase
+  endfunction
+  assign _267_ = \10780 (96'hxxxxxxxxxxxxxxxxxxxxxxxx, { r[163:68], r[163:68], r[163:68], r[163:68], r[163:68], r[163:68], r[163:68], r[163:68], _171_[95:0] }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [3:0] \10784 ;
+    input [3:0] a;
+    input [35:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10784  = b[3:0];
+      9'b???????1?:
+        \10784  = b[7:4];
+      9'b??????1??:
+        \10784  = b[11:8];
+      9'b?????1???:
+        \10784  = b[15:12];
+      9'b????1????:
+        \10784  = b[19:16];
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+      9'b??1??????:
+        \10784  = b[27:24];
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+      9'b1????????:
+        \10784  = b[35:32];
+      default:
+        \10784  = a;
+    endcase
+  endfunction
+  assign _268_ = \10784 (4'hx, { 4'h0, _260_, _255_, 4'h6, _210_, _192_[3:0], 4'h3, _178_, _171_[99:96] }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [63:0] \10788 ;
+    input [63:0] a;
+    input [575:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10788  = b[63:0];
+      9'b???????1?:
+        \10788  = b[127:64];
+      9'b??????1??:
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+      9'b?????1???:
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+      9'b??1??????:
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+      9'b1????????:
+        \10788  = b[575:512];
+      default:
+        \10788  = a;
+    endcase
+  endfunction
+  assign _269_ = \10788 (64'hxxxxxxxxxxxxxxxx, { r[231:168], r[231:168], r[231:168], r[231:168], r[231:168], _192_[67:4], r[231:168], r[231:168], r[231:168] }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [0:0] \10792 ;
+    input [0:0] a;
+    input [8:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10792  = b[0:0];
+      9'b???????1?:
+        \10792  = b[1:1];
+      9'b??????1??:
+        \10792  = b[2:2];
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+        \10792  = b[3:3];
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+        \10792  = b[4:4];
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+        \10792  = b[5:5];
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+        \10792  = b[6:6];
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+        \10792  = b[7:7];
+      9'b1????????:
+        \10792  = b[8:8];
+      default:
+        \10792  = a;
+    endcase
+  endfunction
+  assign _270_ = \10792 (1'hx, { r[232], r[232], r[232], r[232], r[232], _192_[68], r[232], r[232], _172_ }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [63:0] \10796 ;
+    input [63:0] a;
+    input [575:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10796  = b[63:0];
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+        \10796  = b[127:64];
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+      9'b?????1???:
+        \10796  = b[255:192];
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+        \10796  = b[447:384];
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+      default:
+        \10796  = a;
+    endcase
+  endfunction
+  assign _271_ = \10796 (64'hxxxxxxxxxxxxxxxx, { r[296:233], r[296:233], r[296:233], r[296:233], r[296:233], _192_[132:69], r[296:233], r[296:233], r[296:233] }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [0:0] \10800 ;
+    input [0:0] a;
+    input [8:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10800  = b[0:0];
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+      9'b??????1??:
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+        \10800  = b[3:3];
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+        \10800  = b[5:5];
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+      9'b?1???????:
+        \10800  = b[7:7];
+      9'b1????????:
+        \10800  = b[8:8];
+      default:
+        \10800  = a;
+    endcase
+  endfunction
+  assign _272_ = \10800 (1'hx, { r[297], r[297], r[297], r[297], r[297], _192_[133], r[297], r[297], _173_ }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [5:0] \10805 ;
+    input [5:0] a;
+    input [53:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10805  = b[5:0];
+      9'b???????1?:
+        \10805  = b[11:6];
+      9'b??????1??:
+        \10805  = b[17:12];
+      9'b?????1???:
+        \10805  = b[23:18];
+      9'b????1????:
+        \10805  = b[29:24];
+      9'b???1?????:
+        \10805  = b[35:30];
+      9'b??1??????:
+        \10805  = b[41:36];
+      9'b?1???????:
+        \10805  = b[47:42];
+      9'b1????????:
+        \10805  = b[53:48];
+      default:
+        \10805  = a;
+    endcase
+  endfunction
+  assign _273_ = \10805 (6'hxx, { r[303:298], r[303:298], _256_[5:0], r[303:298], _196_, _192_[139:134], r[303:298], r[303:298], _162_[6:1] }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [4:0] \10810 ;
+    input [4:0] a;
+    input [44:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10810  = b[4:0];
+      9'b???????1?:
+        \10810  = b[9:5];
+      9'b??????1??:
+        \10810  = b[14:10];
+      9'b?????1???:
+        \10810  = b[19:15];
+      9'b????1????:
+        \10810  = b[24:20];
+      9'b???1?????:
+        \10810  = b[29:25];
+      9'b??1??????:
+        \10810  = b[34:30];
+      9'b?1???????:
+        \10810  = b[39:35];
+      9'b1????????:
+        \10810  = b[44:40];
+      default:
+        \10810  = a;
+    endcase
+  endfunction
+  assign _274_ = \10810 (5'hxx, { r[308:304], r[308:304], _256_[10:6], r[308:304], r[308:304], _192_[144:140], r[308:304], r[308:304], _133_[4:0] }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [55:0] \10815 ;
+    input [55:0] a;
+    input [503:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10815  = b[55:0];
+      9'b???????1?:
+        \10815  = b[111:56];
+      9'b??????1??:
+        \10815  = b[167:112];
+      9'b?????1???:
+        \10815  = b[223:168];
+      9'b????1????:
+        \10815  = b[279:224];
+      9'b???1?????:
+        \10815  = b[335:280];
+      9'b??1??????:
+        \10815  = b[391:336];
+      9'b?1???????:
+        \10815  = b[447:392];
+      9'b1????????:
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+      default:
+        \10815  = a;
+    endcase
+  endfunction
+  assign _275_ = \10815 (56'hxxxxxxxxxxxxxx, { r[364:309], r[364:309], _256_[66:11], r[364:309], r[364:309], _192_[200:145], r[364:309], r[364:309], _133_[55:8], 8'h00 }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [63:0] \10819 ;
+    input [63:0] a;
+    input [575:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10819  = b[63:0];
+      9'b???????1?:
+        \10819  = b[127:64];
+      9'b??????1??:
+        \10819  = b[191:128];
+      9'b?????1???:
+        \10819  = b[255:192];
+      9'b????1????:
+        \10819  = b[319:256];
+      9'b???1?????:
+        \10819  = b[383:320];
+      9'b??1??????:
+        \10819  = b[447:384];
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+        \10819  = b[511:448];
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+        \10819  = b[575:512];
+      default:
+        \10819  = a;
+    endcase
+  endfunction
+  assign _276_ = \10819 (64'hxxxxxxxxxxxxxxxx, { r[428:365], r[428:365], _256_[130:67], r[428:365], r[428:365], r[428:365], r[428:365], r[428:365], r[428:365] }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [0:0] \10823 ;
+    input [0:0] a;
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+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
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+        \10823  = b[3:3];
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+        \10823  = b[6:6];
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+        \10823  = b[7:7];
+      9'b1????????:
+        \10823  = b[8:8];
+      default:
+        \10823  = a;
+    endcase
+  endfunction
+  assign _277_ = \10823 (1'hx, { 2'h0, _256_[131], 2'h0, _193_[0], 2'h0, _163_ }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [0:0] \10827 ;
+    input [0:0] a;
+    input [8:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
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+        \10827  = b[3:3];
+      9'b????1????:
+        \10827  = b[4:4];
+      9'b???1?????:
+        \10827  = b[5:5];
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+        \10827  = b[6:6];
+      9'b?1???????:
+        \10827  = b[7:7];
+      9'b1????????:
+        \10827  = b[8:8];
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+        \10827  = a;
+    endcase
+  endfunction
+  assign _278_ = \10827 (1'hx, { 2'h0, _256_[132], 1'h0, _211_, _193_[1], 3'h0 }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [0:0] \10829 ;
+    input [0:0] a;
+    input [8:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10829  = b[0:0];
+      9'b???????1?:
+        \10829  = b[1:1];
+      9'b??????1??:
+        \10829  = b[2:2];
+      9'b?????1???:
+        \10829  = b[3:3];
+      9'b????1????:
+        \10829  = b[4:4];
+      9'b???1?????:
+        \10829  = b[5:5];
+      9'b??1??????:
+        \10829  = b[6:6];
+      9'b?1???????:
+        \10829  = b[7:7];
+      9'b1????????:
+        \10829  = b[8:8];
+      default:
+        \10829  = a;
+    endcase
+  endfunction
+  assign _279_ = \10829 (1'hx, { 4'h0, _212_, 4'h0 }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [1:0] \10832 ;
+    input [1:0] a;
+    input [17:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10832  = b[1:0];
+      9'b???????1?:
+        \10832  = b[3:2];
+      9'b??????1??:
+        \10832  = b[5:4];
+      9'b?????1???:
+        \10832  = b[7:6];
+      9'b????1????:
+        \10832  = b[9:8];
+      9'b???1?????:
+        \10832  = b[11:10];
+      9'b??1??????:
+        \10832  = b[13:12];
+      9'b?1???????:
+        \10832  = b[15:14];
+      9'b1????????:
+        \10832  = b[17:16];
+      default:
+        \10832  = a;
+    endcase
+  endfunction
+  assign _280_ = \10832 (2'hx, { 4'h0, _257_, 12'h000 }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [0:0] \10847 ;
+    input [0:0] a;
+    input [8:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10847  = b[0:0];
+      9'b???????1?:
+        \10847  = b[1:1];
+      9'b??????1??:
+        \10847  = b[2:2];
+      9'b?????1???:
+        \10847  = b[3:3];
+      9'b????1????:
+        \10847  = b[4:4];
+      9'b???1?????:
+        \10847  = b[5:5];
+      9'b??1??????:
+        \10847  = b[6:6];
+      9'b?1???????:
+        \10847  = b[7:7];
+      9'b1????????:
+        \10847  = b[8:8];
+      default:
+        \10847  = a;
+    endcase
+  endfunction
+  assign _281_ = \10847 (1'hx, { 1'h0, _261_, 6'h12, _174_ }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [0:0] \10852 ;
+    input [0:0] a;
+    input [8:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10852  = b[0:0];
+      9'b???????1?:
+        \10852  = b[1:1];
+      9'b??????1??:
+        \10852  = b[2:2];
+      9'b?????1???:
+        \10852  = b[3:3];
+      9'b????1????:
+        \10852  = b[4:4];
+      9'b???1?????:
+        \10852  = b[5:5];
+      9'b??1??????:
+        \10852  = b[6:6];
+      9'b?1???????:
+        \10852  = b[7:7];
+      9'b1????????:
+        \10852  = b[8:8];
+      default:
+        \10852  = a;
+    endcase
+  endfunction
+  assign _282_ = \10852 (1'hx, { 1'h1, _262_, 5'h00, _179_, 1'h0 }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [0:0] \10857 ;
+    input [0:0] a;
+    input [8:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10857  = b[0:0];
+      9'b???????1?:
+        \10857  = b[1:1];
+      9'b??????1??:
+        \10857  = b[2:2];
+      9'b?????1???:
+        \10857  = b[3:3];
+      9'b????1????:
+        \10857  = b[4:4];
+      9'b???1?????:
+        \10857  = b[5:5];
+      9'b??1??????:
+        \10857  = b[6:6];
+      9'b?1???????:
+        \10857  = b[7:7];
+      9'b1????????:
+        \10857  = b[8:8];
+      default:
+        \10857  = a;
+    endcase
+  endfunction
+  assign _283_ = \10857 (1'hx, 9'h080, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [0:0] \10861 ;
+    input [0:0] a;
+    input [8:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10861  = b[0:0];
+      9'b???????1?:
+        \10861  = b[1:1];
+      9'b??????1??:
+        \10861  = b[2:2];
+      9'b?????1???:
+        \10861  = b[3:3];
+      9'b????1????:
+        \10861  = b[4:4];
+      9'b???1?????:
+        \10861  = b[5:5];
+      9'b??1??????:
+        \10861  = b[6:6];
+      9'b?1???????:
+        \10861  = b[7:7];
+      9'b1????????:
+        \10861  = b[8:8];
+      default:
+        \10861  = a;
+    endcase
+  endfunction
+  assign _284_ = \10861 (1'hx, { 1'h0, _263_, 7'h00 }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [0:0] \10865 ;
+    input [0:0] a;
+    input [8:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10865  = b[0:0];
+      9'b???????1?:
+        \10865  = b[1:1];
+      9'b??????1??:
+        \10865  = b[2:2];
+      9'b?????1???:
+        \10865  = b[3:3];
+      9'b????1????:
+        \10865  = b[4:4];
+      9'b???1?????:
+        \10865  = b[5:5];
+      9'b??1??????:
+        \10865  = b[6:6];
+      9'b?1???????:
+        \10865  = b[7:7];
+      9'b1????????:
+        \10865  = b[8:8];
+      default:
+        \10865  = a;
+    endcase
+  endfunction
+  assign _285_ = \10865 (1'hx, { 8'h00, _175_ }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [0:0] \10869 ;
+    input [0:0] a;
+    input [8:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10869  = b[0:0];
+      9'b???????1?:
+        \10869  = b[1:1];
+      9'b??????1??:
+        \10869  = b[2:2];
+      9'b?????1???:
+        \10869  = b[3:3];
+      9'b????1????:
+        \10869  = b[4:4];
+      9'b???1?????:
+        \10869  = b[5:5];
+      9'b??1??????:
+        \10869  = b[6:6];
+      9'b?1???????:
+        \10869  = b[7:7];
+      9'b1????????:
+        \10869  = b[8:8];
+      default:
+        \10869  = a;
+    endcase
+  endfunction
+  assign _286_ = \10869 (1'hx, { 8'h00, _176_ }, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  function [0:0] \10874 ;
+    input [0:0] a;
+    input [8:0] b;
+    input [8:0] s;
+    (* parallel_case *)
+    casez (s)
+      9'b????????1:
+        \10874  = b[0:0];
+      9'b???????1?:
+        \10874  = b[1:1];
+      9'b??????1??:
+        \10874  = b[2:2];
+      9'b?????1???:
+        \10874  = b[3:3];
+      9'b????1????:
+        \10874  = b[4:4];
+      9'b???1?????:
+        \10874  = b[5:5];
+      9'b??1??????:
+        \10874  = b[6:6];
+      9'b?1???????:
+        \10874  = b[7:7];
+      9'b1????????:
+        \10874  = b[8:8];
+      default:
+        \10874  = a;
+    endcase
+  endfunction
+  assign _287_ = \10874 (1'hx, 9'h004, { _265_, _264_, _258_, _214_, _213_, _194_, _181_, _180_, _177_ });
+  assign _288_ = r[67] ? 32'd0 : r[163:132];
+  assign _289_ = ~ { _090_, _088_, _086_, _084_, _082_, _080_, _078_, _076_, _074_, _072_, _070_, _068_, _066_, _064_, _062_, _060_, _058_, _056_, _054_, _052_, _050_, _048_, _046_, _044_ };
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+  assign _292_ = _290_ | _291_;
+  assign _293_ = ~ { _042_, _040_, _038_, _036_, _034_, _032_, _030_, _028_, _026_, _024_, _022_, 5'h1f };
+  assign _294_ = r[327:312] & _293_;
+  assign _295_ = addrsh & { _042_, _040_, _038_, _036_, _034_, _032_, _030_, _028_, _026_, _024_, _022_, 5'h1f };
+  assign _296_ = _294_ | _295_;
+  assign _297_ = ~ { _130_, _128_, _126_, _124_, _122_, _120_, _118_, _116_, _114_, _112_, _110_, _108_, _106_, _104_, _102_, _100_, _098_, _096_, _094_, _092_, _090_, _088_, _086_, _084_, _082_, _080_, _078_, _076_, _074_, _072_, _070_, _068_, _066_, _064_, _062_, _060_, _058_, _056_, _054_, _052_, _050_, _048_, _046_, _044_ };
+  assign _298_ = r[420:377] & _297_;
+  assign _299_ = r[59:16] & { _130_, _128_, _126_, _124_, _122_, _120_, _118_, _116_, _114_, _112_, _110_, _108_, _106_, _104_, _102_, _100_, _098_, _096_, _094_, _092_, _090_, _088_, _086_, _084_, _082_, _080_, _078_, _076_, _074_, _072_, _070_, _068_, _066_, _064_, _062_, _060_, _058_, _056_, _054_, _052_, _050_, _048_, _046_, _044_ };
+  assign _300_ = _298_ | _299_;
+  assign _301_ = _287_ ? { 8'h00, r[123:104], _292_, _288_[7:0], 4'h0 } : { 8'h00, r[364:328], _296_, 3'h0 };
+  assign _302_ = _283_ ? { 8'h00, _300_, r[376:365] } : 64'h0000000000000000;
+  assign _303_ = _283_ ? { r[67:16], 12'h000 } : _301_;
+  assign _304_ = _285_ ? l_in[144:81] : _302_;
+  assign _305_ = _285_ ? l_in[80:17] : _303_;
+  assign _000_ = l_in[16] ? r[131:68] : { 32'h00000000, r[163:132] };
+  assign _001_ = rst ? 1'h0 : _266_[0];
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+  assign _010_ = rst ? r[433:298] : { _280_, _279_, _278_, _277_, _276_, _275_, _274_, _273_ };
+  always @(posedge clk)
+    r <= { _010_, _009_, _008_, _007_, _006_, _005_, _004_, _003_, _002_, _001_ };
+  assign _011_ = r[303:302] == 2'h0;
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+  function [30:0] \9811 ;
+    input [30:0] a;
+    input [61:0] b;
+    input [1:0] s;
+    (* parallel_case *)
+    casez (s)
+      2'b?1:
+        \9811  = b[30:0];
+      2'b1?:
+        \9811  = b[61:31];
+      default:
+        \9811  = a;
+    endcase
+  endfunction
+  assign _013_ = \9811 ({ 13'h0000, r[65:48] }, { r[62:32], r[46:16] }, { _012_, _011_ });
+  assign _014_ = r[301:300] == 2'h0;
+  assign _015_ = r[301:300] == 2'h1;
+  assign _016_ = r[301:300] == 2'h2;
+  function [18:0] \9824 ;
+    input [18:0] a;
+    input [56:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \9824  = b[18:0];
+      3'b?1?:
+        \9824  = b[37:19];
+      3'b1??:
+        \9824  = b[56:38];
+      default:
+        \9824  = a;
+    endcase
+  endfunction
+  assign _017_ = \9824 (_013_[30:12], { _013_[26:8], _013_[22:4], _013_[18:0] }, { _016_, _015_, _014_ });
+  assign _018_ = r[299:298] == 2'h0;
+  assign _019_ = r[299:298] == 2'h1;
+  assign _020_ = r[299:298] == 2'h2;
+  function [15:0] \9837 ;
+    input [15:0] a;
+    input [47:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \9837  = b[15:0];
+      3'b?1?:
+        \9837  = b[31:16];
+      3'b1??:
+        \9837  = b[47:32];
+      default:
+        \9837  = a;
+    endcase
+  endfunction
+  assign addrsh = \9837 (_017_[18:3], { _017_[17:2], _017_[16:1], _017_[15:0] }, { _020_, _019_, _018_ });
+  assign _021_ = $signed(32'd5) < $signed({ 27'h0000000, r[308:304] });
+  assign _022_ = _021_ ? 1'h1 : 1'h0;
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+  assign _026_ = _025_ ? 1'h1 : 1'h0;
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+  assign _028_ = _027_ ? 1'h1 : 1'h0;
+  assign _029_ = $signed(32'd9) < $signed({ 27'h0000000, r[308:304] });
+  assign _030_ = _029_ ? 1'h1 : 1'h0;
+  assign _031_ = $signed(32'd10) < $signed({ 27'h0000000, r[308:304] });
+  assign _032_ = _031_ ? 1'h1 : 1'h0;
+  assign _033_ = $signed(32'd11) < $signed({ 27'h0000000, r[308:304] });
+  assign _034_ = _033_ ? 1'h1 : 1'h0;
+  assign _035_ = $signed(32'd12) < $signed({ 27'h0000000, r[308:304] });
+  assign _036_ = _035_ ? 1'h1 : 1'h0;
+  assign _037_ = $signed(32'd13) < $signed({ 27'h0000000, r[308:304] });
+  assign _038_ = _037_ ? 1'h1 : 1'h0;
+  assign _039_ = $signed(32'd14) < $signed({ 27'h0000000, r[308:304] });
+  assign _040_ = _039_ ? 1'h1 : 1'h0;
+  assign _041_ = $signed(32'd15) < $signed({ 27'h0000000, r[308:304] });
+  assign _042_ = _041_ ? 1'h1 : 1'h0;
+  assign _043_ = $signed(32'd0) < $signed({ 26'h0000000, r[303:298] });
+  assign _044_ = _043_ ? 1'h1 : 1'h0;
+  assign _045_ = $signed(32'd1) < $signed({ 26'h0000000, r[303:298] });
+  assign _046_ = _045_ ? 1'h1 : 1'h0;
+  assign _047_ = $signed(32'd2) < $signed({ 26'h0000000, r[303:298] });
+  assign _048_ = _047_ ? 1'h1 : 1'h0;
+  assign _049_ = $signed(32'd3) < $signed({ 26'h0000000, r[303:298] });
+  assign _050_ = _049_ ? 1'h1 : 1'h0;
+  assign _051_ = $signed(32'd4) < $signed({ 26'h0000000, r[303:298] });
+  assign _052_ = _051_ ? 1'h1 : 1'h0;
+  assign _053_ = $signed(32'd5) < $signed({ 26'h0000000, r[303:298] });
+  assign _054_ = _053_ ? 1'h1 : 1'h0;
+  assign l_out = { _000_, r[433:429], _282_ };
+  assign d_out = { _304_, _305_, _283_, _286_, _285_, _281_ };
+  assign i_out = { _304_, _305_, _286_, _285_, _284_ };
+endmodule
+
+module multiply_16(clk, m_in, m_out);
+  wire [129:0] _00_;
+  wire _01_;
+  wire _02_;
+  wire _03_;
+  wire _04_;
+  wire _05_;
+  wire _06_;
+  wire _07_;
+  wire _08_;
+  wire _09_;
+  wire _10_;
+  wire _11_;
+  wire _12_;
+  wire [63:0] _13_;
+  wire _14_;
+  wire _15_;
+  input clk;
+  reg [137:0] m;
+  input [137:0] m_in;
+  output [65:0] m_out;
+  reg [2207:0] r = 2208'h000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000000;
+  always @(posedge clk)
+    m <= m_in;
+  always @(posedge clk)
+    r <= { m[137], _00_, m[6:0], r[2207:138] };
+  assign _00_ = $signed({ m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71], m[71:7] }) * $signed({ m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136], m[136:72] });
+  assign _01_ = | r[208:176];
+  assign _02_ = & r[208:176];
+  assign _03_ = ~ _02_;
+  assign _04_ = _01_ & _03_;
+  assign _05_ = | r[272:208];
+  assign _06_ = & r[272:208];
+  assign _07_ = ~ _06_;
+  assign _08_ = _05_ & _07_;
+  assign _09_ = r[275] ? _04_ : _08_;
+  assign _10_ = r[144:139] == 6'h2b;
+  assign _11_ = r[144:139] == 6'h2d;
+  assign _12_ = r[144:139] == 6'h2c;
+  function [63:0] \20145 ;
+    input [63:0] a;
+    input [191:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \20145  = b[63:0];
+      3'b?1?:
+        \20145  = b[127:64];
+      3'b1??:
+        \20145  = b[191:128];
+      default:
+        \20145  = a;
+    endcase
+  endfunction
+  assign _13_ = \20145 (64'h0000000000000000, { r[272:177], r[208:177], r[208:145] }, { _12_, _11_, _10_ });
+  function [0:0] \20147 ;
+    input [0:0] a;
+    input [2:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \20147  = b[0:0];
+      3'b?1?:
+        \20147  = b[1:1];
+      3'b1??:
+        \20147  = b[2:2];
+      default:
+        \20147  = a;
+    endcase
+  endfunction
+  assign _14_ = \20147 (1'h0, { 2'h0, _09_ }, { _12_, _11_, _10_ });
+  assign _15_ = r[138] ? 1'h1 : 1'h0;
+  assign m_out = { _14_, _13_, _15_ };
+endmodule
+
+module plru_1(clk, rst, acc, acc_en, lru);
+  wire _0_;
+  wire _1_;
+  wire _2_;
+  wire [1:0] _3_;
+  wire [1:0] _4_;
+  wire _5_;
+  wire _6_;
+  wire _7_;
+  wire _8_;
+  input acc;
+  input acc_en;
+  input clk;
+  output lru;
+  input rst;
+  reg [1:0] tree;
+  assign _0_ = 1'h1 - 1'h0;
+  assign _1_ = 1'h1 - 1'h0;
+  assign _2_ = ~ acc;
+  assign _3_ = acc_en ? { _8_, _7_ } : tree;
+  assign _4_ = rst ? 2'h0 : _3_;
+  always @(posedge clk)
+    tree <= _4_;
+  assign _5_ = _0_ ? tree[1] : tree[0];
+  assign _6_ = ~ _1_;
+  assign _7_ = _6_ ? _2_ : tree[0];
+  assign _8_ = _1_ ? _2_ : tree[1];
+  assign lru = _5_;
+endmodule
+
+module register_file_5ba93c9db0cff93f52b521d7420e43f6eda2784f(clk, d_in, w_in, dbg_gpr_req, dbg_gpr_addr, sim_dump, d_out, dbg_gpr_ack, dbg_gpr_data, sim_dump_done);
+  wire _00_;
+  wire _01_;
+  wire _02_;
+  reg _03_ = 1'h1;
+  wire _04_;
+  wire _05_;
+  wire _06_;
+  wire _07_;
+  wire [5:0] _08_;
+  wire _09_;
+  wire [63:0] _10_;
+  wire _11_;
+  wire [63:0] _12_;
+  wire _13_;
+  wire [63:0] _14_;
+  wire [191:0] _15_;
+  wire _16_;
+  wire _17_;
+  wire _18_;
+  wire _19_;
+  wire _20_;
+  wire _21_;
+  wire [63:0] _22_;
+  wire [4095:0] _23_;
+  wire [63:0] _24_;
+  wire [4095:0] _25_;
+  wire [4095:0] _26_;
+  wire [63:0] _27_;
+  input clk;
+  input [19:0] d_in;
+  output [191:0] d_out;
+  reg dbg_ack;
+  reg [63:0] dbg_data;
+  output dbg_gpr_ack;
+  input [5:0] dbg_gpr_addr;
+  output [63:0] dbg_gpr_data;
+  input dbg_gpr_req;
+  wire [63:0] rd_port_b;
+  input sim_dump;
+  output sim_dump_done;
+  input [70:0] w_in;
+  reg [63:0] \$mem$\4359  [63:0];
+  assign _00_ = ~ _02_;
+  assign _01_ = _00_ | 1'h1;
+  assign _02_ = w_in[70] ? 1'h1 : 1'h0;
+  always @(posedge clk)
+    _03_ <= _01_;
+  assign _04_ = ~ d_in[7];
+  assign _05_ = _04_ & dbg_gpr_req;
+  assign _06_ = ~ dbg_ack;
+  assign _07_ = _05_ & _06_;
+  assign _08_ = _07_ ? dbg_gpr_addr : d_in[13:8];
+  assign _09_ = d_in[6:1] == w_in[5:0];
+  assign _10_ = _09_ ? w_in[69:6] : _27_;
+  assign _11_ = d_in[13:8] == w_in[5:0];
+  assign _12_ = _11_ ? w_in[69:6] : rd_port_b;
+  assign _13_ = { 1'h0, d_in[19:15] } == w_in[5:0];
+  assign _14_ = _13_ ? w_in[69:6] : _24_;
+  assign _15_ = w_in[70] ? { _14_, _12_, _10_ } : { _24_, rd_port_b, _27_ };
+  assign _16_ = ~ d_in[7];
+  assign _17_ = ~ dbg_ack;
+  assign _18_ = _16_ & _17_;
+  assign _19_ = _18_ ? 1'h1 : dbg_ack;
+  assign _20_ = dbg_gpr_req & _18_;
+  assign _21_ = dbg_gpr_req ? _19_ : 1'h0;
+  assign _22_ = _20_ ? rd_port_b : dbg_data;
+  always @(posedge clk)
+    dbg_data <= _22_;
+  always @(posedge clk)
+    dbg_ack <= _21_;
+  reg [63:0] \4359  [63:0];
+  initial begin
+    \4359 [0] = 64'h0000000000000000;
+    \4359 [1] = 64'h0000000000000000;
+    \4359 [2] = 64'h0000000000000000;
+    \4359 [3] = 64'h0000000000000000;
+    \4359 [4] = 64'h0000000000000000;
+    \4359 [5] = 64'h0000000000000000;
+    \4359 [6] = 64'h0000000000000000;
+    \4359 [7] = 64'h0000000000000000;
+    \4359 [8] = 64'h0000000000000000;
+    \4359 [9] = 64'h0000000000000000;
+    \4359 [10] = 64'h0000000000000000;
+    \4359 [11] = 64'h0000000000000000;
+    \4359 [12] = 64'h0000000000000000;
+    \4359 [13] = 64'h0000000000000000;
+    \4359 [14] = 64'h0000000000000000;
+    \4359 [15] = 64'h0000000000000000;
+    \4359 [16] = 64'h0000000000000000;
+    \4359 [17] = 64'h0000000000000000;
+    \4359 [18] = 64'h0000000000000000;
+    \4359 [19] = 64'h0000000000000000;
+    \4359 [20] = 64'h0000000000000000;
+    \4359 [21] = 64'h0000000000000000;
+    \4359 [22] = 64'h0000000000000000;
+    \4359 [23] = 64'h0000000000000000;
+    \4359 [24] = 64'h0000000000000000;
+    \4359 [25] = 64'h0000000000000000;
+    \4359 [26] = 64'h0000000000000000;
+    \4359 [27] = 64'h0000000000000000;
+    \4359 [28] = 64'h0000000000000000;
+    \4359 [29] = 64'h0000000000000000;
+    \4359 [30] = 64'h0000000000000000;
+    \4359 [31] = 64'h0000000000000000;
+    \4359 [32] = 64'h0000000000000000;
+    \4359 [33] = 64'h0000000000000000;
+    \4359 [34] = 64'h0000000000000000;
+    \4359 [35] = 64'h0000000000000000;
+    \4359 [36] = 64'h0000000000000000;
+    \4359 [37] = 64'h0000000000000000;
+    \4359 [38] = 64'h0000000000000000;
+    \4359 [39] = 64'h0000000000000000;
+    \4359 [40] = 64'h0000000000000000;
+    \4359 [41] = 64'h0000000000000000;
+    \4359 [42] = 64'h0000000000000000;
+    \4359 [43] = 64'h0000000000000000;
+    \4359 [44] = 64'h0000000000000000;
+    \4359 [45] = 64'h0000000000000000;
+    \4359 [46] = 64'h0000000000000000;
+    \4359 [47] = 64'h0000000000000000;
+    \4359 [48] = 64'h0000000000000000;
+    \4359 [49] = 64'h0000000000000000;
+    \4359 [50] = 64'h0000000000000000;
+    \4359 [51] = 64'h0000000000000000;
+    \4359 [52] = 64'h0000000000000000;
+    \4359 [53] = 64'h0000000000000000;
+    \4359 [54] = 64'h0000000000000000;
+    \4359 [55] = 64'h0000000000000000;
+    \4359 [56] = 64'h0000000000000000;
+    \4359 [57] = 64'h0000000000000000;
+    \4359 [58] = 64'h0000000000000000;
+    \4359 [59] = 64'h0000000000000000;
+    \4359 [60] = 64'h0000000000000000;
+    \4359 [61] = 64'h0000000000000000;
+    \4359 [62] = 64'h0000000000000000;
+    \4359 [63] = 64'h0000000000000000;
+  end
+  always @(posedge clk) begin
+    if (w_in[70]) \4359 [w_in[5:0]] <= w_in[69:6];
+  end
+  assign _24_ = \4359 [{ 1'h0, d_in[19:15] }];
+  assign rd_port_b = \4359 [_08_];
+  assign _27_ = \4359 [d_in[6:1]];
+  assign d_out = _15_;
+  assign dbg_gpr_ack = dbg_ack;
+  assign dbg_gpr_data = dbg_data;
+  assign sim_dump_done = 1'h0;
+endmodule
+
+module rotator(rs, ra, shift, insn, is_32bit, right_shift, arith, clear_left, clear_right, sign_ext_rs, result, carry_out);
+  wire [31:0] _000_;
+  wire [31:0] _001_;
+  wire [5:0] _002_;
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+  wire _300_;
+  wire [63:0] _301_;
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+  wire [63:0] _305_;
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+  wire [63:0] _308_;
+  wire _309_;
+  wire _310_;
+  input arith;
+  output carry_out;
+  input clear_left;
+  input clear_right;
+  input [31:0] insn;
+  input is_32bit;
+  wire [6:0] mb;
+  wire [6:0] me;
+  wire [63:0] ml;
+  wire [1:0] output_mode;
+  input [63:0] ra;
+  output [63:0] result;
+  input right_shift;
+  wire [63:0] rot;
+  wire [63:0] rot1;
+  wire [63:0] rot2;
+  wire [5:0] rot_count;
+  input [63:0] rs;
+  input [6:0] shift;
+  input sign_ext_rs;
+  assign _000_ = sign_ext_rs ? { rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31], rs[31] } : rs[63:32];
+  assign _001_ = is_32bit ? rs[31:0] : _000_;
+  assign _002_ = - $signed(shift[5:0]);
+  assign rot_count = right_shift ? _002_ : shift[5:0];
+  assign _003_ = rot_count[1:0] == 2'h0;
+  assign _004_ = rot_count[1:0] == 2'h1;
+  assign _005_ = rot_count[1:0] == 2'h2;
+  function [63:0] \18205 ;
+    input [63:0] a;
+    input [191:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \18205  = b[63:0];
+      3'b?1?:
+        \18205  = b[127:64];
+      3'b1??:
+        \18205  = b[191:128];
+      default:
+        \18205  = a;
+    endcase
+  endfunction
+  assign rot1 = \18205 ({ _001_[28:0], rs[31:0], _001_[31:29] }, { _001_[29:0], rs[31:0], _001_[31:30], _001_[30:0], rs[31:0], _001_[31], _001_, rs[31:0] }, { _005_, _004_, _003_ });
+  assign _006_ = rot_count[3:2] == 2'h0;
+  assign _007_ = rot_count[3:2] == 2'h1;
+  assign _008_ = rot_count[3:2] == 2'h2;
+  function [63:0] \18223 ;
+    input [63:0] a;
+    input [191:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \18223  = b[63:0];
+      3'b?1?:
+        \18223  = b[127:64];
+      3'b1??:
+        \18223  = b[191:128];
+      default:
+        \18223  = a;
+    endcase
+  endfunction
+  assign rot2 = \18223 ({ rot1[51:0], rot1[63:52] }, { rot1[55:0], rot1[63:56], rot1[59:0], rot1[63:60], rot1 }, { _008_, _007_, _006_ });
+  assign _009_ = rot_count[5:4] == 2'h0;
+  assign _010_ = rot_count[5:4] == 2'h1;
+  assign _011_ = rot_count[5:4] == 2'h2;
+  function [63:0] \18241 ;
+    input [63:0] a;
+    input [191:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \18241  = b[63:0];
+      3'b?1?:
+        \18241  = b[127:64];
+      3'b1??:
+        \18241  = b[191:128];
+      default:
+        \18241  = a;
+    endcase
+  endfunction
+  assign rot = \18241 ({ rot2[15:0], rot2[63:16] }, { rot2[31:0], rot2[63:32], rot2[47:0], rot2[63:48], rot2 }, { _011_, _010_, _009_ });
+  assign _012_ = ~ is_32bit;
+  assign _013_ = shift[6] & _012_;
+  assign _014_ = is_32bit ? { 2'h1, insn[10:6] } : { 1'h0, insn[5], insn[10:6] };
+  assign _015_ = ~ shift[5];
+  assign _016_ = is_32bit ? { shift[5], _015_, shift[4:0] } : { _013_, shift[5:0] };
+  assign _017_ = right_shift ? _016_ : { 1'h0, is_32bit, 5'h00 };
+  assign mb = clear_left ? _014_ : _017_;
+  assign _018_ = clear_right & is_32bit;
+  assign _019_ = ~ clear_left;
+  assign _020_ = clear_right & _019_;
+  assign _021_ = ~ shift[5:0];
+  assign _022_ = _020_ ? { 1'h0, insn[5], insn[10:6] } : { _013_, _021_ };
+  assign me = _018_ ? { 2'h1, insn[5:1] } : _022_;
+  assign _023_ = $signed(32'd0) >= $signed({ 25'h0000000, mb });
+  assign _024_ = _023_ ? 1'h1 : 1'h0;
+  assign _025_ = $signed(32'd1) >= $signed({ 25'h0000000, mb });
+  assign _026_ = _025_ ? 1'h1 : 1'h0;
+  assign _027_ = $signed(32'd2) >= $signed({ 25'h0000000, mb });
+  assign _028_ = _027_ ? 1'h1 : 1'h0;
+  assign _029_ = $signed(32'd3) >= $signed({ 25'h0000000, mb });
+  assign _030_ = _029_ ? 1'h1 : 1'h0;
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+  assign _035_ = $signed(32'd6) >= $signed({ 25'h0000000, mb });
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+  assign _037_ = $signed(32'd7) >= $signed({ 25'h0000000, mb });
+  assign _038_ = _037_ ? 1'h1 : 1'h0;
+  assign _039_ = $signed(32'd8) >= $signed({ 25'h0000000, mb });
+  assign _040_ = _039_ ? 1'h1 : 1'h0;
+  assign _041_ = $signed(32'd9) >= $signed({ 25'h0000000, mb });
+  assign _042_ = _041_ ? 1'h1 : 1'h0;
+  assign _043_ = $signed(32'd10) >= $signed({ 25'h0000000, mb });
+  assign _044_ = _043_ ? 1'h1 : 1'h0;
+  assign _045_ = $signed(32'd11) >= $signed({ 25'h0000000, mb });
+  assign _046_ = _045_ ? 1'h1 : 1'h0;
+  assign _047_ = $signed(32'd12) >= $signed({ 25'h0000000, mb });
+  assign _048_ = _047_ ? 1'h1 : 1'h0;
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+  assign _050_ = _049_ ? 1'h1 : 1'h0;
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+  assign _053_ = $signed(32'd15) >= $signed({ 25'h0000000, mb });
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+  assign _055_ = $signed(32'd16) >= $signed({ 25'h0000000, mb });
+  assign _056_ = _055_ ? 1'h1 : 1'h0;
+  assign _057_ = $signed(32'd17) >= $signed({ 25'h0000000, mb });
+  assign _058_ = _057_ ? 1'h1 : 1'h0;
+  assign _059_ = $signed(32'd18) >= $signed({ 25'h0000000, mb });
+  assign _060_ = _059_ ? 1'h1 : 1'h0;
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+  assign _262_ = $signed(32'd55) <= $signed({ 25'h0000000, me });
+  assign _263_ = _262_ ? 1'h1 : 1'h0;
+  assign _264_ = $signed(32'd56) <= $signed({ 25'h0000000, me });
+  assign _265_ = _264_ ? 1'h1 : 1'h0;
+  assign _266_ = $signed(32'd57) <= $signed({ 25'h0000000, me });
+  assign _267_ = _266_ ? 1'h1 : 1'h0;
+  assign _268_ = $signed(32'd58) <= $signed({ 25'h0000000, me });
+  assign _269_ = _268_ ? 1'h1 : 1'h0;
+  assign _270_ = $signed(32'd59) <= $signed({ 25'h0000000, me });
+  assign _271_ = _270_ ? 1'h1 : 1'h0;
+  assign _272_ = $signed(32'd60) <= $signed({ 25'h0000000, me });
+  assign _273_ = _272_ ? 1'h1 : 1'h0;
+  assign _274_ = $signed(32'd61) <= $signed({ 25'h0000000, me });
+  assign _275_ = _274_ ? 1'h1 : 1'h0;
+  assign _276_ = $signed(32'd62) <= $signed({ 25'h0000000, me });
+  assign _277_ = _276_ ? 1'h1 : 1'h0;
+  assign _278_ = $signed(32'd63) <= $signed({ 25'h0000000, me });
+  assign _279_ = _278_ ? 1'h1 : 1'h0;
+  assign ml = _151_ ? { _153_, _155_, _157_, _159_, _161_, _163_, _165_, _167_, _169_, _171_, _173_, _175_, _177_, _179_, _181_, _183_, _185_, _187_, _189_, _191_, _193_, _195_, _197_, _199_, _201_, _203_, _205_, _207_, _209_, _211_, _213_, _215_, _217_, _219_, _221_, _223_, _225_, _227_, _229_, _231_, _233_, _235_, _237_, _239_, _241_, _243_, _245_, _247_, _249_, _251_, _253_, _255_, _257_, _259_, _261_, _263_, _265_, _267_, _269_, _271_, _273_, _275_, _277_, _279_ } : 64'h0000000000000000;
+  assign _280_ = ~ clear_right;
+  assign _281_ = clear_left & _280_;
+  assign _282_ = _281_ | right_shift;
+  assign _283_ = arith & _001_[31];
+  assign _284_ = mb[5:0] > me[5:0];
+  assign _285_ = clear_right & _284_;
+  assign _286_ = _285_ ? 1'h1 : 1'h0;
+  assign output_mode = _282_ ? { 1'h1, _283_ } : { 1'h0, _286_ };
+  assign _287_ = { _024_, _026_, _028_, _030_, _032_, _034_, _036_, _038_, _040_, _042_, _044_, _046_, _048_, _050_, _052_, _054_, _056_, _058_, _060_, _062_, _064_, _066_, _068_, _070_, _072_, _074_, _076_, _078_, _080_, _082_, _084_, _086_, _088_, _090_, _092_, _094_, _096_, _098_, _100_, _102_, _104_, _106_, _108_, _110_, _112_, _114_, _116_, _118_, _120_, _122_, _124_, _126_, _128_, _130_, _132_, _134_, _136_, _138_, _140_, _142_, _144_, _146_, _148_, _150_ } & ml;
+  assign _288_ = rot & _287_;
+  assign _289_ = { _024_, _026_, _028_, _030_, _032_, _034_, _036_, _038_, _040_, _042_, _044_, _046_, _048_, _050_, _052_, _054_, _056_, _058_, _060_, _062_, _064_, _066_, _068_, _070_, _072_, _074_, _076_, _078_, _080_, _082_, _084_, _086_, _088_, _090_, _092_, _094_, _096_, _098_, _100_, _102_, _104_, _106_, _108_, _110_, _112_, _114_, _116_, _118_, _120_, _122_, _124_, _126_, _128_, _130_, _132_, _134_, _136_, _138_, _140_, _142_, _144_, _146_, _148_, _150_ } & ml;
+  assign _290_ = ~ _289_;
+  assign _291_ = ra & _290_;
+  assign _292_ = _288_ | _291_;
+  assign _293_ = output_mode == 2'h0;
+  assign _294_ = { _024_, _026_, _028_, _030_, _032_, _034_, _036_, _038_, _040_, _042_, _044_, _046_, _048_, _050_, _052_, _054_, _056_, _058_, _060_, _062_, _064_, _066_, _068_, _070_, _072_, _074_, _076_, _078_, _080_, _082_, _084_, _086_, _088_, _090_, _092_, _094_, _096_, _098_, _100_, _102_, _104_, _106_, _108_, _110_, _112_, _114_, _116_, _118_, _120_, _122_, _124_, _126_, _128_, _130_, _132_, _134_, _136_, _138_, _140_, _142_, _144_, _146_, _148_, _150_ } | ml;
+  assign _295_ = rot & _294_;
+  assign _296_ = { _024_, _026_, _028_, _030_, _032_, _034_, _036_, _038_, _040_, _042_, _044_, _046_, _048_, _050_, _052_, _054_, _056_, _058_, _060_, _062_, _064_, _066_, _068_, _070_, _072_, _074_, _076_, _078_, _080_, _082_, _084_, _086_, _088_, _090_, _092_, _094_, _096_, _098_, _100_, _102_, _104_, _106_, _108_, _110_, _112_, _114_, _116_, _118_, _120_, _122_, _124_, _126_, _128_, _130_, _132_, _134_, _136_, _138_, _140_, _142_, _144_, _146_, _148_, _150_ } | ml;
+  assign _297_ = ~ _296_;
+  assign _298_ = ra & _297_;
+  assign _299_ = _295_ | _298_;
+  assign _300_ = output_mode == 2'h1;
+  assign _301_ = rot & { _024_, _026_, _028_, _030_, _032_, _034_, _036_, _038_, _040_, _042_, _044_, _046_, _048_, _050_, _052_, _054_, _056_, _058_, _060_, _062_, _064_, _066_, _068_, _070_, _072_, _074_, _076_, _078_, _080_, _082_, _084_, _086_, _088_, _090_, _092_, _094_, _096_, _098_, _100_, _102_, _104_, _106_, _108_, _110_, _112_, _114_, _116_, _118_, _120_, _122_, _124_, _126_, _128_, _130_, _132_, _134_, _136_, _138_, _140_, _142_, _144_, _146_, _148_, _150_ };
+  assign _302_ = output_mode == 2'h2;
+  assign _303_ = ~ { _024_, _026_, _028_, _030_, _032_, _034_, _036_, _038_, _040_, _042_, _044_, _046_, _048_, _050_, _052_, _054_, _056_, _058_, _060_, _062_, _064_, _066_, _068_, _070_, _072_, _074_, _076_, _078_, _080_, _082_, _084_, _086_, _088_, _090_, _092_, _094_, _096_, _098_, _100_, _102_, _104_, _106_, _108_, _110_, _112_, _114_, _116_, _118_, _120_, _122_, _124_, _126_, _128_, _130_, _132_, _134_, _136_, _138_, _140_, _142_, _144_, _146_, _148_, _150_ };
+  assign _304_ = rot | _303_;
+  function [63:0] \19303 ;
+    input [63:0] a;
+    input [191:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \19303  = b[63:0];
+      3'b?1?:
+        \19303  = b[127:64];
+      3'b1??:
+        \19303  = b[191:128];
+      default:
+        \19303  = a;
+    endcase
+  endfunction
+  assign _305_ = \19303 (_304_, { _301_, _299_, _292_ }, { _302_, _300_, _293_ });
+  assign _306_ = output_mode == 2'h3;
+  assign _307_ = ~ ml;
+  assign _308_ = rs & _307_;
+  assign _309_ = | _308_;
+  assign _310_ = _306_ ? _309_ : 1'h0;
+  assign result = _305_;
+  assign carry_out = _310_;
+endmodule
+
+module writeback(clk, e_in, l_in, w_out, c_out, complete_out);
+  wire [31:0] _00_;
+  wire _01_;
+  wire _02_;
+  wire [31:0] _03_;
+  wire _04_;
+  wire _05_;
+  wire [31:0] _06_;
+  wire _07_;
+  wire _08_;
+  wire _09_;
+  wire [70:0] _10_;
+  wire [40:0] _11_;
+  wire [5:0] _12_;
+  wire [70:0] _13_;
+  wire [8:0] _14_;
+  wire [3:0] _15_;
+  wire _16_;
+  wire _17_;
+  wire _18_;
+  wire _19_;
+  wire _20_;
+  wire _21_;
+  wire [8:0] _22_;
+  wire [3:0] _23_;
+  wire [70:0] _24_;
+  wire [46:0] _25_;
+  output [46:0] c_out;
+  input clk;
+  output complete_out;
+  input [190:0] e_in;
+  input [77:0] l_in;
+  output [70:0] w_out;
+  assign _00_ = { 31'h00000000, e_in[0] } + { 31'h00000000, l_in[0] };
+  assign _01_ = $signed(_00_) <= $signed(32'd1);
+  assign _02_ = e_in[2] | e_in[120];
+  assign _03_ = { 31'h00000000, _02_ } + { 31'h00000000, l_in[1] };
+  assign _04_ = $signed(_03_) <= $signed(32'd1);
+  assign _05_ = e_in[2] & e_in[1];
+  assign _06_ = { 31'h00000000, e_in[73] } + { 31'h00000000, _05_ };
+  assign _07_ = $signed(_06_) <= $signed(32'd1);
+  assign _08_ = e_in[0] | l_in[0];
+  assign _09_ = _08_ ? 1'h1 : 1'h0;
+  assign _10_ = e_in[2] ? { 1'h1, e_in[72:3] } : 71'h000000000000000000;
+  assign _11_ = e_in[73] ? { e_in[113:74], 1'h1 } : 41'h00000000000;
+  assign _12_ = e_in[114] ? { e_in[119:115], 1'h1 } : 6'h00;
+  assign _13_ = l_in[1] ? { 1'h1, l_in[70:7], 1'h0, l_in[6:2] } : _10_;
+  assign _14_ = l_in[76] ? 9'h101 : _11_[8:0];
+  assign _15_ = l_in[76] ? { 2'h0, l_in[77], l_in[75] } : _11_[40:37];
+  assign _16_ = e_in[1] & e_in[2];
+  assign _17_ = | e_in[72:9];
+  assign _18_ = ~ _17_;
+  assign _19_ = ~ e_in[72];
+  assign _20_ = ~ _18_;
+  assign _21_ = _19_ & _20_;
+  assign _22_ = _16_ ? 9'h101 : _14_;
+  assign _23_ = _16_ ? { e_in[72], _21_, _18_, e_in[119] } : _15_;
+  assign _24_ = e_in[120] ? { 1'h1, e_in[190:121] } : _13_;
+  assign _25_ = e_in[120] ? 47'h000000000000 : { _12_, _23_, _11_[36:9], _22_ };
+  assign w_out = _24_;
+  assign c_out = _25_;
+  assign complete_out = _09_;
+endmodule
+
+module zero_counter(clk, rs, count_right, is_32bit, result);
+  wire _00_;
+  wire _01_;
+  wire _02_;
+  wire _03_;
+  wire _04_;
+  wire _05_;
+  wire [1:0] _06_;
+  wire [1:0] _07_;
+  wire [1:0] _08_;
+  wire [1:0] _09_;
+  wire [1:0] _10_;
+  wire [1:0] _11_;
+  wire [1:0] _12_;
+  wire _13_;
+  wire _14_;
+  wire _15_;
+  wire [1:0] _16_;
+  wire _17_;
+  wire _18_;
+  wire _19_;
+  wire [15:0] _20_;
+  wire _21_;
+  wire _22_;
+  wire _23_;
+  wire _24_;
+  wire _25_;
+  wire [1:0] _26_;
+  wire [1:0] _27_;
+  wire [1:0] _28_;
+  wire [1:0] _29_;
+  wire [1:0] _30_;
+  wire [1:0] _31_;
+  wire [1:0] _32_;
+  wire _33_;
+  wire _34_;
+  wire _35_;
+  wire [3:0] _36_;
+  wire _37_;
+  wire [1:0] _38_;
+  wire [1:0] _39_;
+  wire [1:0] _40_;
+  wire [1:0] _41_;
+  wire [1:0] _42_;
+  wire [1:0] _43_;
+  wire [1:0] _44_;
+  wire _45_;
+  wire _46_;
+  wire _47_;
+  wire _48_;
+  wire _49_;
+  wire _50_;
+  wire [4:0] _51_;
+  wire [63:0] _52_;
+  wire [63:0] _53_;
+  input clk;
+  input count_right;
+  input is_32bit;
+  reg [19:0] r;
+  output [63:0] result;
+  input [63:0] rs;
+  always @(posedge clk)
+    r <= { count_right, is_32bit, _16_, _20_ };
+  assign _00_ = | rs[15:0];
+  assign _01_ = | rs[31:16];
+  assign _02_ = | rs[47:32];
+  assign _03_ = | rs[63:48];
+  assign _04_ = ~ is_32bit;
+  assign _05_ = ~ count_right;
+  assign _06_ = _01_ ? 2'h1 : 2'h0;
+  assign _07_ = _02_ ? 2'h2 : _06_;
+  assign _08_ = _03_ ? 2'h3 : _07_;
+  assign _09_ = _02_ ? 2'h2 : 2'h3;
+  assign _10_ = _01_ ? 2'h1 : _09_;
+  assign _11_ = _00_ ? 2'h0 : _10_;
+  assign _12_ = _05_ ? _08_ : _11_;
+  assign _13_ = ~ count_right;
+  assign _14_ = ~ _00_;
+  assign _15_ = _13_ ? _01_ : _14_;
+  assign _16_ = _04_ ? _12_ : { 1'h0, _15_ };
+  assign _17_ = _16_ == 2'h0;
+  assign _18_ = _16_ == 2'h1;
+  assign _19_ = _16_ == 2'h2;
+  function [15:0] \19932 ;
+    input [15:0] a;
+    input [47:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \19932  = b[15:0];
+      3'b?1?:
+        \19932  = b[31:16];
+      3'b1??:
+        \19932  = b[47:32];
+      default:
+        \19932  = a;
+    endcase
+  endfunction
+  assign _20_ = \19932 (rs[63:48], rs[47:0], { _19_, _18_, _17_ });
+  assign _21_ = | r[3:0];
+  assign _22_ = | r[7:4];
+  assign _23_ = | r[11:8];
+  assign _24_ = | r[15:12];
+  assign _25_ = ~ r[19];
+  assign _26_ = _22_ ? 2'h1 : 2'h0;
+  assign _27_ = _23_ ? 2'h2 : _26_;
+  assign _28_ = _24_ ? 2'h3 : _27_;
+  assign _29_ = _23_ ? 2'h2 : 2'h3;
+  assign _30_ = _22_ ? 2'h1 : _29_;
+  assign _31_ = _21_ ? 2'h0 : _30_;
+  assign _32_ = _25_ ? _28_ : _31_;
+  assign _33_ = _32_ == 2'h0;
+  assign _34_ = _32_ == 2'h1;
+  assign _35_ = _32_ == 2'h2;
+  function [3:0] \19991 ;
+    input [3:0] a;
+    input [11:0] b;
+    input [2:0] s;
+    (* parallel_case *)
+    casez (s)
+      3'b??1:
+        \19991  = b[3:0];
+      3'b?1?:
+        \19991  = b[7:4];
+      3'b1??:
+        \19991  = b[11:8];
+      default:
+        \19991  = a;
+    endcase
+  endfunction
+  assign _36_ = \19991 (r[15:12], r[11:0], { _35_, _34_, _33_ });
+  assign _37_ = ~ r[19];
+  assign _38_ = _36_[1] ? 2'h1 : 2'h0;
+  assign _39_ = _36_[2] ? 2'h2 : _38_;
+  assign _40_ = _36_[3] ? 2'h3 : _39_;
+  assign _41_ = _36_[2] ? 2'h2 : 2'h3;
+  assign _42_ = _36_[1] ? 2'h1 : _41_;
+  assign _43_ = _36_[0] ? 2'h0 : _42_;
+  assign _44_ = _37_ ? _40_ : _43_;
+  assign _45_ = _36_ == 4'h0;
+  assign _46_ = ~ r[18];
+  assign _47_ = ~ r[19];
+  assign _48_ = ~ r[17];
+  assign _49_ = ~ r[18];
+  assign _50_ = _48_ & _49_;
+  assign _51_ = ~ { r[16], _32_, _44_ };
+  assign _52_ = _47_ ? { 58'h000000000000000, _50_, _51_ } : { 58'h000000000000000, r[17:16], _32_, _44_ };
+  assign _53_ = _45_ ? { 57'h000000000000000, _46_, r[18], 5'h00 } : _52_;
+  assign result = _53_;
+endmodule
diff --git a/src/soc/litex/florent_old/microwatt/system.h b/src/soc/litex/florent_old/microwatt/system.h
new file mode 100644 (file)
index 0000000..941dc56
--- /dev/null
@@ -0,0 +1,18 @@
+#ifndef __SYSTEM_H
+#define __SYSTEM_H
+
+#ifdef __cplusplus
+extern "C" {
+#endif
+
+__attribute__((unused)) static void flush_cpu_icache(void){}; /* FIXME: do something useful here! */
+__attribute__((unused)) static void flush_cpu_dcache(void){}; /* FIXME: do something useful here! */
+void flush_l2_cache(void);
+
+void busy_wait(unsigned int ms);
+
+#ifdef __cplusplus
+}
+#endif
+
+#endif /* __SYSTEM_H */
diff --git a/src/soc/litex/florent_old/openocd.cfg b/src/soc/litex/florent_old/openocd.cfg
new file mode 100644 (file)
index 0000000..a3c7084
--- /dev/null
@@ -0,0 +1,15 @@
+
+interface remote_bitbang
+remote_bitbang_port 44853
+remote_bitbang_host localhost
+
+# this should be irlen=4
+jtag newtap libresoc tap -irlen 4 -irmask 0xf -ircapture 0xf -expected-id 0x000018ff
+
+#set _TARGETNAME libresoc.tap
+#target create $_TARGETNAME.0 ppc64 -chain-position $_TARGETNAME -rtos hwthread
+
+# Configure work area in on-chip SRAM
+#$_TARGETNAME.0 configure -work-area-phys 0x80000000 \
+#               -work-area-size 1000 -work-area-backup 0
+
diff --git a/src/soc/litex/florent_old/sim.py b/src/soc/litex/florent_old/sim.py
new file mode 100755 (executable)
index 0000000..d3687aa
--- /dev/null
@@ -0,0 +1,476 @@
+#!/usr/bin/env python3
+
+import os
+import argparse
+
+from migen import (Signal, FSM, If, Display, Finish, NextValue, NextState)
+
+from litex.build.generic_platform import Pins, Subsignal
+from litex.build.sim import SimPlatform
+from litex.build.io import CRG
+from litex.build.sim.config import SimConfig
+
+from litex.soc.integration.soc import SoCRegion
+from litex.soc.integration.soc_core import SoCCore
+from litex.soc.integration.soc_sdram import SoCSDRAM
+from litex.soc.integration.builder import Builder
+from litex.soc.integration.common import get_mem_data
+
+from litedram import modules as litedram_modules
+from litedram.phy.model import SDRAMPHYModel
+from litex.tools.litex_sim import sdram_module_nphases, get_sdram_phy_settings
+
+from litex.tools.litex_sim import Platform
+
+from libresoc import LibreSoC
+from microwatt import Microwatt
+
+# HACK!
+from litex.soc.integration.soc import SoCCSRHandler
+SoCCSRHandler.supported_address_width.append(12)
+
+# LibreSoCSim -----------------------------------------------------------------
+
+class LibreSoCSim(SoCSDRAM):
+    def __init__(self, cpu="libresoc", variant="standardjtag", debug=False,
+            with_sdram=True,
+            sdram_module          = "AS4C16M16",
+            #sdram_data_width      = 16,
+            #sdram_module          = "MT48LC16M16",
+            sdram_data_width      = 16,
+            irq_reserved_irqs = {'uart': 0},
+            ):
+        assert cpu in ["libresoc", "microwatt"]
+        platform     = Platform()
+        sys_clk_freq = int(100e6)
+
+        #ram_fname = "/home/lkcl/src/libresoc/microwatt/" \
+        #            "hello_world/hello_world.bin"
+        #ram_fname = "/home/lkcl/src/libresoc/microwatt/" \
+        #            "tests/1.bin"
+        #ram_fname = "/tmp/test.bin"
+        #ram_fname = "/home/lkcl/src/libresoc/microwatt/" \
+        #            "micropython/firmware.bin"
+        #ram_fname = "/home/lkcl/src/libresoc/microwatt/" \
+        #            "tests/xics/xics.bin"
+        #ram_fname = "/home/lkcl/src/libresoc/microwatt/" \
+        #            "tests/decrementer/decrementer.bin"
+        #ram_fname = "/home/lkcl/src/libresoc/microwatt/" \
+        #            "hello_world/hello_world.bin"
+        ram_fname = None
+
+        # reserve XICS ICP and XICS memory addresses.
+        self.mem_map['icp'] = 0xc0004000
+        self.mem_map['ics'] = 0xc0005000
+        self.mem_map['gpio'] = 0xc0007000
+        #self.csr_map["icp"] = 8  #  8 x 0x800 == 0x4000
+        #self.csr_map["ics"] = 10 # 10 x 0x800 == 0x5000
+
+        ram_init = []
+        if ram_fname:
+            #ram_init = get_mem_data({
+            #    ram_fname:       "0x00000000",
+            #    }, "little")
+            ram_init = get_mem_data(ram_fname, "little")
+
+            # remap the main RAM to reset-start-address
+            self.mem_map["main_ram"] = 0x00000000
+
+            # without sram nothing works, therefore move it to higher up
+            self.mem_map["sram"] = 0x90000000
+
+            # put UART at 0xc000200 (w00t!  this works!)
+            self.csr_map["uart"] = 4
+
+
+        # SoCCore -------------------------------------------------------------
+        SoCSDRAM.__init__(self, platform, clk_freq=sys_clk_freq,
+            cpu_type                 = "microwatt",
+            cpu_cls                  = LibreSoC   if cpu == "libresoc" \
+                                       else Microwatt,
+            #bus_data_width           = 64,
+            csr_address_width        = 12, # limit to 0x4000
+            cpu_variant              = variant,
+            csr_data_width            = 8,
+            l2_size             = 0,
+            uart_name                = "sim",
+            with_sdram               = with_sdram,
+            sdram_module          = sdram_module,
+            sdram_data_width      = sdram_data_width,
+            integrated_rom_size      = 0 if ram_fname else 0x10000,
+            integrated_sram_size     = 0x40000,
+            #integrated_main_ram_init  = ram_init,
+            integrated_main_ram_size = 0x00000000 if with_sdram \
+                                        else 0x10000000 , # 256MB
+            )
+        self.platform.name = "sim"
+
+        if cpu == "libresoc":
+            # XICS interrupt devices
+            icp_addr = self.mem_map['icp']
+            icp_wb = self.cpu.xics_icp
+            icp_region = SoCRegion(origin=icp_addr, size=0x20, cached=False)
+            self.bus.add_slave(name='icp', slave=icp_wb, region=icp_region)
+
+            ics_addr = self.mem_map['ics']
+            ics_wb = self.cpu.xics_ics
+            ics_region = SoCRegion(origin=ics_addr, size=0x1000, cached=False)
+            self.bus.add_slave(name='ics', slave=ics_wb, region=ics_region)
+
+        if "gpio" in variant:
+            # Simple GPIO peripheral
+            gpio_addr = self.mem_map['gpio']
+            gpio_wb = self.cpu.simple_gpio
+            gpio_region = SoCRegion(origin=gpio_addr, size=0x20, cached=False)
+            self.bus.add_slave(name='gpio', slave=gpio_wb, region=gpio_region)
+
+
+        # CRG -----------------------------------------------------------------
+        self.submodules.crg = CRG(platform.request("sys_clk"))
+
+        #ram_init = []
+
+        # SDRAM ----------------------------------------------------
+        if with_sdram:
+            sdram_clk_freq   = int(100e6) # FIXME: use 100MHz timings
+            sdram_module_cls = getattr(litedram_modules, sdram_module)
+            sdram_rate       = "1:{}".format(
+                    sdram_module_nphases[sdram_module_cls.memtype])
+            sdram_module     = sdram_module_cls(sdram_clk_freq, sdram_rate)
+            phy_settings     = get_sdram_phy_settings(
+                            memtype    = sdram_module.memtype,
+                            data_width = sdram_data_width,
+                            clk_freq   = sdram_clk_freq)
+            self.submodules.sdrphy = SDRAMPHYModel(sdram_module,
+                                                   phy_settings,
+                                                   init=ram_init
+                                                    )
+            self.register_sdram(
+                            self.sdrphy,
+                            sdram_module.geom_settings,
+                            sdram_module.timing_settings)
+            # FIXME: skip memtest to avoid corrupting memory
+            self.add_constant("MEMTEST_BUS_SIZE",  128//16)
+            self.add_constant("MEMTEST_DATA_SIZE", 128//16)
+            self.add_constant("MEMTEST_ADDR_SIZE", 128//16)
+            self.add_constant("MEMTEST_BUS_DEBUG", 1)
+            self.add_constant("MEMTEST_ADDR_DEBUG", 1)
+            self.add_constant("MEMTEST_DATA_DEBUG", 1)
+
+
+        # add JTAG platform pins
+        platform.add_extension([
+            ("jtag", 0,
+                Subsignal("tck",  Pins(1)),
+                Subsignal("tms", Pins(1)),
+                Subsignal("tdi", Pins(1)),
+                Subsignal("tdo", Pins(1)),
+            )
+        ])
+
+        jtagpads = platform.request("jtag")
+        self.comb += self.cpu.jtag_tck.eq(jtagpads.tck)
+        self.comb += self.cpu.jtag_tms.eq(jtagpads.tms)
+        self.comb += self.cpu.jtag_tdi.eq(jtagpads.tdi)
+        self.comb += jtagpads.tdo.eq(self.cpu.jtag_tdo)
+
+
+        # Debug ---------------------------------------------------------------
+        if not debug:
+            return
+
+        # setup running of DMI FSM
+        dmi_addr = Signal(4)
+        dmi_din = Signal(64)
+        dmi_dout = Signal(64)
+        dmi_wen = Signal(1)
+        dmi_req = Signal(1)
+
+        # debug log out
+        dbg_addr = Signal(4)
+        dbg_dout = Signal(64)
+        dbg_msg = Signal(1)
+
+        # capture pc from dmi
+        pc = Signal(64)
+        active_dbg = Signal()
+        active_dbg_cr = Signal()
+        active_dbg_xer = Signal()
+
+        # xer flags
+        xer_so = Signal()
+        xer_ca = Signal()
+        xer_ca32 = Signal()
+        xer_ov = Signal()
+        xer_ov32 = Signal()
+
+        # increment counter, Stop after 100000 cycles
+        uptime = Signal(64)
+        self.sync += uptime.eq(uptime + 1)
+        #self.sync += If(uptime == 1000000000000, Finish())
+
+        # DMI FSM counter and FSM itself
+        dmicount = Signal(10)
+        dmirunning = Signal(1)
+        dmi_monitor = Signal(1)
+        dmifsm = FSM()
+        self.submodules += dmifsm
+
+        # DMI FSM
+        dmifsm.act("START",
+            If(dmi_req & dmi_wen,
+                (self.cpu.dmi_addr.eq(dmi_addr),   # DMI Addr
+                 self.cpu.dmi_din.eq(dmi_din), # DMI in
+                 self.cpu.dmi_req.eq(1),    # DMI request
+                 self.cpu.dmi_wr.eq(1),    # DMI write
+                 If(self.cpu.dmi_ack,
+                    (NextState("IDLE"),
+                    )
+                 ),
+                ),
+            ),
+            If(dmi_req & ~dmi_wen,
+                (self.cpu.dmi_addr.eq(dmi_addr),   # DMI Addr
+                 self.cpu.dmi_req.eq(1),    # DMI request
+                 self.cpu.dmi_wr.eq(0),    # DMI read
+                 If(self.cpu.dmi_ack,
+                    # acknowledge received: capture data.
+                    (NextState("IDLE"),
+                     NextValue(dbg_addr, dmi_addr),
+                     NextValue(dbg_dout, self.cpu.dmi_dout),
+                     NextValue(dbg_msg, 1),
+                    ),
+                 ),
+                ),
+            )
+        )
+
+        # DMI response received: reset the dmi request and check if
+        # in "monitor" mode
+        dmifsm.act("IDLE",
+            If(dmi_monitor,
+                 NextState("FIRE_MONITOR"), # fire "monitor" on next cycle
+            ).Else(
+                 NextState("START"), # back to start on next cycle
+            ),
+            NextValue(dmi_req, 0),
+            NextValue(dmi_addr, 0),
+            NextValue(dmi_din, 0),
+            NextValue(dmi_wen, 0),
+        )
+
+        # "monitor" mode fires off a STAT request
+        dmifsm.act("FIRE_MONITOR",
+            (NextValue(dmi_req, 1),
+             NextValue(dmi_addr, 1), # DMI STAT address
+             NextValue(dmi_din, 0),
+             NextValue(dmi_wen, 0), # read STAT
+             NextState("START"), # back to start on next cycle
+            )
+        )
+
+        self.comb += xer_so.eq((dbg_dout & 1) == 1)
+        self.comb += xer_ca.eq((dbg_dout & 4) == 4)
+        self.comb += xer_ca32.eq((dbg_dout & 8) == 8)
+        self.comb += xer_ov.eq((dbg_dout & 16) == 16)
+        self.comb += xer_ov32.eq((dbg_dout & 32) == 32)
+
+        # debug messages out
+        self.sync += If(dbg_msg,
+            (If(active_dbg & (dbg_addr == 0b10), # PC
+                Display("pc : %016x", dbg_dout),
+             ),
+             If(dbg_addr == 0b10, # PC
+                 pc.eq(dbg_dout),     # capture PC
+             ),
+             #If(dbg_addr == 0b11, # MSR
+             #   Display("    msr: %016x", dbg_dout),
+             #),
+             If(dbg_addr == 0b1000, # CR
+                Display("    cr : %016x", dbg_dout),
+             ),
+             If(dbg_addr == 0b1001, # XER
+                Display("    xer: so %d ca %d 32 %d ov %d 32 %d",
+                            xer_so, xer_ca, xer_ca32, xer_ov, xer_ov32),
+             ),
+             If(dbg_addr == 0b101, # GPR
+                Display("    gpr: %016x", dbg_dout),
+             ),
+            # also check if this is a "stat"
+            If(dbg_addr == 1, # requested a STAT
+                #Display("    stat: %x", dbg_dout),
+                If(dbg_dout & 2, # bit 2 of STAT is "stopped" mode
+                     dmirunning.eq(1), # continue running
+                     dmi_monitor.eq(0), # and stop monitor mode
+                ),
+            ),
+             dbg_msg.eq(0)
+            )
+        )
+
+        # kick off a "stop"
+        self.sync += If(uptime == 0,
+            (dmi_addr.eq(0), # CTRL
+             dmi_din.eq(1<<0), # STOP
+             dmi_req.eq(1),
+             dmi_wen.eq(1),
+            )
+        )
+
+        self.sync += If(uptime == 4,
+             dmirunning.eq(1),
+        )
+
+        self.sync += If(dmirunning,
+             dmicount.eq(dmicount + 1),
+        )
+
+        # loop every 1<<N cycles
+        cyclewid = 9
+
+        # get the PC
+        self.sync += If(dmicount == 4,
+            (dmi_addr.eq(0b10), # NIA
+             dmi_req.eq(1),
+             dmi_wen.eq(0),
+            )
+        )
+
+        # kick off a "step"
+        self.sync += If(dmicount == 8,
+            (dmi_addr.eq(0), # CTRL
+             dmi_din.eq(1<<3), # STEP
+             dmi_req.eq(1),
+             dmi_wen.eq(1),
+             dmirunning.eq(0), # stop counter, need to fire "monitor"
+             dmi_monitor.eq(1), # start "monitor" instead
+            )
+        )
+
+        # limit range of pc for debug reporting
+        #self.comb += active_dbg.eq((0x378c <= pc) & (pc <= 0x38d8))
+        #self.comb += active_dbg.eq((0x0 < pc) & (pc < 0x58))
+        self.comb += active_dbg.eq(1)
+
+
+        # get the MSR
+        self.sync += If(active_dbg & (dmicount == 12),
+            (dmi_addr.eq(0b11), # MSR
+             dmi_req.eq(1),
+             dmi_wen.eq(0),
+            )
+        )
+
+        if cpu == "libresoc":
+            #self.comb += active_dbg_cr.eq((0x10300 <= pc) & (pc <= 0x12600))
+            self.comb += active_dbg_cr.eq(0)
+
+            # get the CR
+            self.sync += If(active_dbg_cr & (dmicount == 16),
+                (dmi_addr.eq(0b1000), # CR
+                 dmi_req.eq(1),
+                 dmi_wen.eq(0),
+                )
+            )
+
+            #self.comb += active_dbg_xer.eq((0x10300 <= pc) & (pc <= 0x1094c))
+            self.comb += active_dbg_xer.eq(active_dbg_cr)
+
+            # get the CR
+            self.sync += If(active_dbg_xer & (dmicount == 20),
+                (dmi_addr.eq(0b1001), # XER
+                 dmi_req.eq(1),
+                 dmi_wen.eq(0),
+                )
+            )
+
+        # read all 32 GPRs
+        for i in range(32):
+            self.sync += If(active_dbg & (dmicount == 24+(i*8)),
+                (dmi_addr.eq(0b100), # GSPR addr
+                 dmi_din.eq(i), # r1
+                 dmi_req.eq(1),
+                 dmi_wen.eq(1),
+                )
+            )
+
+            self.sync += If(active_dbg & (dmicount == 28+(i*8)),
+                (dmi_addr.eq(0b101), # GSPR data
+                 dmi_req.eq(1),
+                 dmi_wen.eq(0),
+                )
+            )
+
+        # monitor bbus read/write
+        self.sync += If(active_dbg & self.cpu.dbus.stb & self.cpu.dbus.ack,
+            Display("    [%06x] dadr: %8x, we %d s %01x w %016x r: %016x",
+                #uptime,
+                0,
+                self.cpu.dbus.adr,
+                self.cpu.dbus.we,
+                self.cpu.dbus.sel,
+                self.cpu.dbus.dat_w,
+                self.cpu.dbus.dat_r
+            )
+        )
+
+        return
+
+        # monitor ibus write
+        self.sync += If(active_dbg & self.cpu.ibus.stb & self.cpu.ibus.ack &
+                        self.cpu.ibus.we,
+            Display("    [%06x] iadr: %8x, s %01x w %016x",
+                #uptime,
+                0,
+                self.cpu.ibus.adr,
+                self.cpu.ibus.sel,
+                self.cpu.ibus.dat_w,
+            )
+        )
+        # monitor ibus read
+        self.sync += If(active_dbg & self.cpu.ibus.stb & self.cpu.ibus.ack &
+                        ~self.cpu.ibus.we,
+            Display("    [%06x] iadr: %8x, s %01x r %016x",
+                #uptime,
+                0,
+                self.cpu.ibus.adr,
+                self.cpu.ibus.sel,
+                self.cpu.ibus.dat_r
+            )
+        )
+
+# Build -----------------------------------------------------------------------
+
+def main():
+    parser = argparse.ArgumentParser(description="LiteX LibreSoC CPU Sim")
+    parser.add_argument("--cpu",          default="libresoc",
+                        help="CPU to use: libresoc (default) or microwatt")
+    parser.add_argument("--variant",      default="standardjtag",
+                        help="Specify variant with different features")
+    parser.add_argument("--debug",        action="store_true",
+                        help="Enable debug traces")
+    parser.add_argument("--trace",        action="store_true",
+                        help="Enable tracing")
+    parser.add_argument("--trace-start",  default=0,
+                        help="Cycle to start FST tracing")
+    parser.add_argument("--trace-end",    default=-1,
+                        help="Cycle to end FST tracing")
+    args = parser.parse_args()
+
+    sim_config = SimConfig(default_clk="sys_clk")
+    sim_config.add_module("serial2console", "serial")
+    sim_config.add_module("jtagremote", "jtag", args={'port': 44853})
+
+    for i in range(2):
+        soc = LibreSoCSim(cpu=args.cpu, debug=args.debug, variant=args.variant)
+        builder = Builder(soc,compile_gateware = i!=0)
+        builder.build(sim_config=sim_config,
+            run         = i!=0,
+            trace       = args.trace,
+            trace_start = int(args.trace_start),
+            trace_end   = int(args.trace_end),
+            trace_fst   = 0)
+        os.chdir("../")
+
+if __name__ == "__main__":
+    main()
diff --git a/src/soc/litex/florent_old/versa_ecp5.py b/src/soc/litex/florent_old/versa_ecp5.py
new file mode 100755 (executable)
index 0000000..487c96b
--- /dev/null
@@ -0,0 +1,143 @@
+#!/usr/bin/env python3
+
+import os
+import argparse
+
+import litex_boards.targets.versa_ecp5 as versa_ecp5
+import litex_boards.targets.ulx3s as ulx3s
+
+from litex.soc.integration.soc_sdram import (soc_sdram_args,
+                                             soc_sdram_argdict)
+from litex.soc.integration.builder import (Builder, builder_args,
+                                           builder_argdict)
+
+from libresoc import LibreSoC
+#from microwatt import Microwatt
+
+# TestSoC
+# ----------------------------------------------------------------------------
+
+from litex.build.generic_platform import Subsignal, Pins, IOStandard
+
+class VersaECP5TestSoC(versa_ecp5.BaseSoC):
+    def __init__(self, sys_clk_freq=int(16e6), **kwargs):
+        kwargs["integrated_rom_size"] = 0x10000
+        #kwargs["integrated_main_ram_size"] = 0x1000
+        kwargs["csr_data_width"] = 32
+        kwargs["l2_size"] = 0
+        #bus_data_width = 16,
+
+        versa_ecp5.BaseSoC.__init__(self,
+            sys_clk_freq = sys_clk_freq,
+            cpu_type     = "external",
+            cpu_cls      = LibreSoC,
+            cpu_variant = "standardjtagnoirq",
+            #cpu_cls      = Microwatt,
+            device       = "LFE5UM",
+            **kwargs)
+
+        # (thanks to daveshah for this tip)
+        # use platform.add_extension to first define the pins
+        # https://github.com/daveshah1/linux-on-litex-vexriscv/commit/dc97bac3aeb04cfbf5116a6c7e324ce849391770#diff-2353956cb1116676bd6b96769c8ebf7b4b86c16c47511eb2888d0dd2a979e09eR117-R134
+
+        # define the pins, add as an extension, *then* request it
+        jtag_ios = [
+            ("jtag", 0,
+                Subsignal("tdi", Pins("B19"), IOStandard("LVCMOS33")),
+                Subsignal("tms", Pins("B12"), IOStandard("LVCMOS33")),
+                Subsignal("tck", Pins("B9"), IOStandard("LVCMOS33")),
+                Subsignal("tdo", Pins("E6"), IOStandard("LVCMOS33")),
+            )
+        ]
+        self.platform.add_extension(jtag_ios)
+        jtag = self.platform.request("jtag")
+
+        # wire the pins up to CPU JTAG
+        self.comb += self.cpu.jtag_tck.eq(jtag.tck)
+        self.comb += self.cpu.jtag_tms.eq(jtag.tms)
+        self.comb += self.cpu.jtag_tdi.eq(jtag.tdi)
+        self.comb += jtag.tdo.eq(self.cpu.jtag_tdo)
+
+
+        #self.add_constant("MEMTEST_BUS_SIZE",  256//16)
+        #self.add_constant("MEMTEST_DATA_SIZE", 256//16)
+        #self.add_constant("MEMTEST_ADDR_SIZE", 256//16)
+
+        #self.add_constant("MEMTEST_BUS_DEBUG", 1)
+        #self.add_constant("MEMTEST_ADDR_DEBUG", 1)
+        #self.add_constant("MEMTEST_DATA_DEBUG", 1)
+
+
+class ULX3S85FTestSoC(ulx3s.BaseSoC):
+    def __init__(self, sys_clk_freq=int(16e6), **kwargs):
+        kwargs["integrated_rom_size"] = 0x10000
+        #kwargs["integrated_main_ram_size"] = 0x1000
+        kwargs["csr_data_width"] = 32
+        kwargs["l2_size"] = 0
+        #bus_data_width = 16,
+
+        ulx3s.BaseSoC.__init__(self,
+            sys_clk_freq = sys_clk_freq,
+            cpu_type     = "external",
+            cpu_cls      = LibreSoC,
+            cpu_variant  = "standardjtag",
+            #cpu_cls      = Microwatt,
+            device       = "LFE5U-85F",
+            **kwargs)
+
+        # get 4 arbitrarily assinged logical pins, each gpio has
+        # 2 distinct physical single non-differential pins p and n
+        gpio0    = self.platform.request("gpio", 0)
+        gpio1    = self.platform.request("gpio", 1)
+
+        # assign p, n litex 'subsignals' of each gpio to jtag pins
+        jtag_tdi = gpio0.n
+        jtag_tms = gpio0.p
+        jtag_tck = gpio1.n
+        jtag_tdo = gpio1.p
+
+        # wire the pins up to CPU JTAG
+        self.comb += self.cpu.jtag_tdi.eq(jtag_tdi)
+        self.comb += self.cpu.jtag_tms.eq(jtag_tms)
+        self.comb += self.cpu.jtag_tdi.eq(jtag_tdi)
+        self.comb += jtag_tdo.eq(self.cpu.jtag_tdo)
+
+# Build
+# ----------------------------------------------------------------------------
+
+def main():
+    parser = argparse.ArgumentParser(description="LiteX SoC with LibreSoC " \
+                                     "CPU on Versa ECP5 or ULX3S LFE5U85F")
+    parser.add_argument("--build", action="store_true", help="Build bitstream")
+    parser.add_argument("--load", action="store_true", help="Load bitstream")
+    parser.add_argument("--sys-clk-freq",  default=int(16e6),
+                        help="System clock frequency (default=16MHz)")
+    parser.add_argument("--fpga", default="versa_ecp5", help="FPGA target " \
+                        "to build for/load to")
+
+    builder_args(parser)
+    soc_sdram_args(parser)
+    args = parser.parse_args()
+
+    if args.fpga == "versa_ecp5":
+        soc = VersaECP5TestSoC(sys_clk_freq=int(float(args.sys_clk_freq)),
+                               **soc_sdram_argdict(args))
+
+    elif args.fpga == "ulx3s85f":
+        soc = ULX3S85FTestSoC(sys_clk_freq=int(float(args.sys_clk_freq)),
+                              **soc_sdram_argdict(args))
+
+    else:
+        soc = VersaECP5TestSoC(sys_clk_freq=int(float(args.sys_clk_freq)),
+                               **soc_sdram_argdict(args))
+
+    builder = Builder(soc, **builder_argdict(args))
+    builder.build(run=args.build)
+
+    if args.load:
+        prog = soc.platform.create_programmer()
+        prog.load_bitstream(os.path.join(builder.gateware_dir,
+                                         soc.build_name + ".svf"))
+
+if __name__ == "__main__":
+    main()
diff --git a/src/soc/litex/irq.h b/src/soc/litex/irq.h
deleted file mode 100644 (file)
index 35beaed..0000000
+++ /dev/null
@@ -1,33 +0,0 @@
-#ifndef __IRQ_H
-#define __IRQ_H
-
-static inline unsigned int irq_getie(void)
-{
-    return 0;
-}
-
-static inline void irq_setie(unsigned int ie)
-{
-    /*if(ie) csrs(); else csrc();*/
-}
-
-static inline unsigned int irq_getmask(void)
-{
-    unsigned int mask = 0;
-    //asm volatile ("csrr %0, %1" : "=r"(mask) : "i"(CSR_IRQ_MASK));
-    return mask;
-}
-
-static inline void irq_setmask(unsigned int mask)
-{
-    //asm volatile ("csrw %0, %1" :: "i"(CSR_IRQ_MASK), "r"(mask));
-}
-
-static inline unsigned int irq_pending(void)
-{
-    unsigned int pending = 0;
-    //asm volatile ("csrr %0, %1" : "=r"(pending) : "i"(CSR_IRQ_PENDING));
-    return pending;
-}
-
-#endif /* __IRQ_H */
diff --git a/src/soc/litex/sim.py b/src/soc/litex/sim.py
deleted file mode 100644 (file)
index a993535..0000000
+++ /dev/null
@@ -1,165 +0,0 @@
-#!/usr/bin/env python3
-
-# This file is Copyright (c) 2020 Florent Kermarrec <florent@enjoy-digital.fr>
-# This file is Copyright (c) 2020 Dolu1990 <charles.papon.90@gmail.com>
-# License: BSD
-
-import os
-import argparse
-
-from litex.build.generic_platform import Pins, Subsignal
-from litex.build.sim import SimPlatform
-from litex.build.io import CRG
-from litex.build.sim.config import SimConfig
-
-from litex.soc.integration.soc import SoCRegion
-from litex.soc.integration.soc_core import SoCCore
-from litex.soc.integration.common import get_mem_data
-from litex.soc.integration.builder import Builder
-
-from litedram.modules import IS42S16160, MT41K128M16
-from litedram.phy.model import SDRAMPHYModel
-from litedram.core.controller import ControllerSettings
-
-from litex.tools.litex_sim import get_sdram_phy_settings
-
-from soc.litex.core import LibreSOC
-
-# IOs ------------------------------------------------------------------
-
-_io = [
-    ("sys_clk", 0, Pins(1)),
-    ("sys_rst", 0, Pins(1)),
-    ("serial", 0,
-        Subsignal("source_valid", Pins(1)),
-        Subsignal("source_ready", Pins(1)),
-        Subsignal("source_data",  Pins(8)),
-
-        Subsignal("sink_valid", Pins(1)),
-        Subsignal("sink_ready", Pins(1)),
-        Subsignal("sink_data",  Pins(8)),
-    ),
-]
-
-# Platform --------------------------------------------------------------
-
-class Platform(SimPlatform):
-    def __init__(self):
-        SimPlatform.__init__(self, "SIM", _io)
-
-# SoCSMP ----------------------------------------------------------------
-
-class SoCSMP(SoCCore):
-    def __init__(self, cpu_variant, init_memories=False, with_sdcard=False):
-        platform     = Platform()
-        sys_clk_freq = int(100e6)
-
-        sdram_init = []
-        if init_memories:
-            sdram_init = get_mem_data({
-                "images/fw_jump.bin": "0x00f00000",
-                "images/Image":       "0x00000000",
-                "images/dtb"  :       "0x00ef0000",
-                "images/rootfs.cpio": "0x01000000",
-                }, "little")
-
-        # SoCCore --------------------------------------------------------
-        SoCCore.__init__(self, platform, clk_freq=sys_clk_freq,
-            cpu_type                 = "microwatt", # XXX use microwatt
-            cpu_variant              = cpu_variant,
-            cpu_cls                  = LibreSOC,
-            bus_data_width           = 32, # XXX TODO 64 bit wishbone data bus
-            uart_name                = "sim",
-            integrated_rom_size      = 0x8000,
-            integrated_main_ram_size = 0x00000000)
-
-        self.platform.name = "sim"
-        self.add_constant("SIM")
-
-        # CRG -------------------------------------------------------
-        self.submodules.crg = CRG(platform.request("sys_clk"))
-
-        # SDRAM ----------------------------------------------------------
-        if False:
-            phy_settings = get_sdram_phy_settings(
-                #memtype    = "DDR3",
-                memtype    = "SDR",
-                data_width = 16,
-                clk_freq   = 100e6)
-            self.submodules.sdrphy = SDRAMPHYModel(
-                #module    = MT41K128M16(100e6, "1:4"),
-                module                  = IS42S16160(100e6, "1:4"),
-                settings  = phy_settings,
-                clk_freq  = 100e6,
-                init      = sdram_init)
-            self.add_sdram("sdram",
-                phy                     = self.sdrphy,
-                #module                  = MT41K128M16(100e6, "1:4"),
-                module                  = IS42S16160(100e6, "1:4"),
-                origin                  = self.mem_map["main_ram"],
-                #controller_settings     = ControllerSettings(
-                #    cmd_buffer_buffered = False,
-                #    with_auto_precharge = True
-                #)
-            )
-        if init_memories:
-            addr = 0x40f00000
-            self.add_constant("MEMTEST_BUS_SIZE",  0) # Skip test if memory is
-            self.add_constant("MEMTEST_ADDR_SIZE", 0) # initialized to avoid
-            self.add_constant("MEMTEST_DATA_SIZE", 0) # corrumpting the content.
-            self.add_constant("ROM_BOOT_ADDRESS", addr) # Jump to fw_jump.bin
-        else:
-            self.add_constant("MEMTEST_BUS_SIZE",  4096//64)
-            self.add_constant("MEMTEST_ADDR_SIZE", 4096//256)
-            self.add_constant("MEMTEST_DATA_SIZE", 4096//32)
-
-        # SDCard -----------------------------------------------------
-        if with_sdcard:
-            self.add_sdcard("sdcard", use_emulator=True)
-
-# Build -----------------------------------------------------------------
-
-def main():
-    parser = argparse.ArgumentParser(
-                        description="Linux on LiteX-LibreSOC Simulation")
-    parser.add_argument("--cpu-variant", default="standard",
-                        help="Select CPU netlist variant")
-    parser.add_argument("--sdram-init",  action="store_true",
-                        help="Init SDRAM with Linux images")
-    parser.add_argument("--with-sdcard", action="store_true",
-                        help="Enable SDCard support")
-    parser.add_argument("--trace",       action="store_true",
-                        help="Enable VCD tracing")
-    parser.add_argument("--trace-start", default=0,
-                        help="Cycle to start VCD tracing")
-    parser.add_argument("--trace-end",   default=-1,
-                        help="Cycle to end VCD tracing")
-    parser.add_argument("--opt-level",   default="O3",
-                        help="Compilation optimization level")
-    args = parser.parse_args()
-
-    sim_config = SimConfig(default_clk="sys_clk")
-    sim_config.add_module("serial2console", "serial")
-
-    for i in range(2):
-        to_run = (i != 0) # first build (i=0), then run (i=1)
-        soc = SoCSMP(args.cpu_variant, args.sdram_init and to_run,
-                     args.with_sdcard)
-        builder = Builder(soc,
-            compile_gateware = to_run,
-            csr_json         = "build/sim/csr.json")
-        builder.build(sim_config=sim_config,
-            run         = to_run,
-            opt_level   = args.opt_level,
-            trace       = args.trace,
-            trace_start = int(args.trace_start),
-            trace_end   = int(args.trace_end),
-            trace_fst   = 0)
-        os.chdir("../")
-        #if not to_run:
-        #  os.system("./json2dts.py build/sim/csr.json > build/sim/dts") # FIXME
-        #  os.system("dtc -O dtb -o images/dtb build/sim/dts") # FIXME
-        #  os.system("cp verilog/*.bin build/sim/gateware/")
-
-if __name__ == "__main__":
-    main()
diff --git a/src/soc/litex/system.h b/src/soc/litex/system.h
deleted file mode 100644 (file)
index 941dc56..0000000
+++ /dev/null
@@ -1,18 +0,0 @@
-#ifndef __SYSTEM_H
-#define __SYSTEM_H
-
-#ifdef __cplusplus
-extern "C" {
-#endif
-
-__attribute__((unused)) static void flush_cpu_icache(void){}; /* FIXME: do something useful here! */
-__attribute__((unused)) static void flush_cpu_dcache(void){}; /* FIXME: do something useful here! */
-void flush_l2_cache(void);
-
-void busy_wait(unsigned int ms);
-
-#ifdef __cplusplus
-}
-#endif
-
-#endif /* __SYSTEM_H */