looking for replacements of the hard-coded control blocks
[ieee754fpu.git] / src / add / test_buf_pipe.py
index d5b556525ef7ffc63f8e0ba75b56c4bc031c3d1e..f88d30057714e0379b17dcf4f10a1343b641ffe0 100644 (file)
@@ -45,10 +45,10 @@ def check_o_n_valid2(dut, val):
     assert o_n_valid == val
 
 
-def testbench(dut):
+def tbench(dut):
     #yield dut.i_p_rst.eq(1)
     yield dut.n.i_ready.eq(0)
-    yield dut.p.o_ready.eq(0)
+    #yield dut.p.o_ready.eq(0)
     yield
     yield
     #yield dut.i_p_rst.eq(0)
@@ -81,7 +81,7 @@ def testbench(dut):
     yield
 
 
-def testbench2(dut):
+def tbench2(dut):
     #yield dut.p.i_rst.eq(1)
     yield dut.n.i_ready.eq(0)
     #yield dut.p.o_ready.eq(0)
@@ -170,7 +170,7 @@ class Test3:
                 if self.o == len(self.data):
                     break
 
-def test3_resultfn(o_data, expected, i, o):
+def resultfn_3(o_data, expected, i, o):
     assert o_data == expected + 1, \
                 "%d-%d data %x not match %x\n" \
                 % (i, o, o_data, expected)
@@ -214,7 +214,7 @@ class Test5:
                     send = True
                 else:
                     send = randint(0, send_range) != 0
-                send = True
+                #send = True
                 o_p_ready = yield self.dut.p.o_ready
                 if not o_p_ready:
                     yield
@@ -233,7 +233,7 @@ class Test5:
             stall_range = randint(0, 3)
             for j in range(randint(1,10)):
                 ready = randint(0, stall_range) != 0
-                ready = True
+                #ready = True
                 yield self.dut.n.i_ready.eq(ready)
                 yield
                 o_n_valid = yield self.dut.n.o_valid
@@ -252,13 +252,13 @@ class Test5:
                 if self.o == len(self.data):
                     break
 
-def test5_resultfn(o_data, expected, i, o):
+def resultfn_5(o_data, expected, i, o):
     res = expected[0] + expected[1]
     assert o_data == res, \
                 "%d-%d data %x not match %s\n" \
                 % (i, o, o_data, repr(expected))
 
-def testbench4(dut):
+def tbench4(dut):
     data = []
     for i in range(num_tests):
         #data.append(randint(0, 1<<16-1))
@@ -331,7 +331,7 @@ def data_chain2():
         return data
 
 
-def test9_resultfn(o_data, expected, i, o):
+def resultfn_9(o_data, expected, i, o):
     res = expected + 2
     assert o_data == res, \
                 "%d-%d received data %x not match expected %x\n" \
@@ -421,7 +421,7 @@ class ExampleLTBufferedPipeDerived(BufferedHandshake):
         BufferedHandshake.__init__(self, stage)
 
 
-def test6_resultfn(o_data, expected, i, o):
+def resultfn_6(o_data, expected, i, o):
     res = 1 if expected[0] < expected[1] else 0
     assert o_data == res, \
                 "%d-%d data %x not match %s\n" \
@@ -491,7 +491,7 @@ class ExampleAddRecordPipe(UnbufferedPipeline):
         UnbufferedPipeline.__init__(self, stage)
 
 
-def test7_resultfn(o_data, expected, i, o):
+def resultfn_7(o_data, expected, i, o):
     res = (expected['src1'] + 1, expected['src2'] + 1)
     assert o_data['src1'] == res[0] and o_data['src2'] == res[1], \
                 "%d-%d data %s not match %s\n" \
@@ -507,7 +507,7 @@ class ExampleAddRecordPlaceHolderPipe(UnbufferedPipeline):
         UnbufferedPipeline.__init__(self, stage)
 
 
-def test11_resultfn(o_data, expected, i, o):
+def resultfn_test11(o_data, expected, i, o):
     res1 = expected.src1 + 1
     res2 = expected.src2 + 1
     assert o_data['src1'] == res1 and o_data['src2'] == res2, \
@@ -574,11 +574,11 @@ class TestInputAdd:
         self.op2 = op2
 
 
-def test8_resultfn(o_data, expected, i, o):
+def resultfn_8(o_data, expected, i, o):
     res = expected.op1 + expected.op2 # these are a TestInputAdd instance
     assert o_data == res, \
-                "%d-%d data %x not match %s\n" \
-                % (i, o, o_data, repr(expected))
+                "%d-%d data %s res %x not match %s\n" \
+                % (i, o, repr(o_data), res, repr(expected))
 
 def data_2op():
         data = []
@@ -608,10 +608,14 @@ class ExampleStageDelayCls(StageCls):
 
     @property
     def d_ready(self):
+        """ data is ready to be accepted when this is true
+        """
         return (self.count == 1)# | (self.count == 3)
         return Const(1)
 
     def d_valid(self, i_ready):
+        """ data is valid at output when this is true
+        """
         return self.count == self.valid_trigger
         return Const(1)
 
@@ -647,7 +651,7 @@ def data_chain1():
         return data
 
 
-def test12_resultfn(o_data, expected, i, o):
+def resultfn_12(o_data, expected, i, o):
     res = expected + 1
     assert o_data == res, \
                 "%d-%d data %x not match %x\n" \
@@ -723,7 +727,7 @@ class PassThroughTest(PassThroughHandshake):
         stage = PassThroughStage(self.iospecfn)
         PassThroughHandshake.__init__(self, stage)
 
-def test_identical_resultfn(o_data, expected, i, o):
+def resultfn_identical(o_data, expected, i, o):
     res = expected
     assert o_data == res, \
                 "%d-%d data %x not match %x\n" \
@@ -770,7 +774,8 @@ def iospecfn():
 class FIFOTest16(FIFOControl):
 
     def __init__(self):
-        FIFOControl.__init__(self, 2, iospecfn)
+        stage = PassThroughStage(iospecfn)
+        FIFOControl.__init__(self, 2, stage)
 
 
 ######################################################################
@@ -840,7 +845,8 @@ def iospecfnrecord():
 class FIFOTestRecordControl(FIFOControl):
 
     def __init__(self):
-        FIFOControl.__init__(self, 2, iospecfnrecord)
+        stage = PassThroughStage(iospecfnrecord)
+        FIFOControl.__init__(self, 2, stage)
 
 
 class ExampleFIFORecordObjectPipe(ControlBase):
@@ -863,13 +869,53 @@ class ExampleFIFORecordObjectPipe(ControlBase):
 # Test 24
 ######################################################################
 
+class FIFOTestRecordAddStageControl(FIFOControl):
+
+    def __init__(self):
+        stage = ExampleAddRecordObjectStage()
+        FIFOControl.__init__(self, 2, stage)
+
+
+
+######################################################################
+# Test 25
+######################################################################
+
+class FIFOTestAdd16(FIFOControl):
+
+    def __init__(self):
+        stage = ExampleStageCls()
+        FIFOControl.__init__(self, 2, stage)
+
+
+class ExampleFIFOAdd2Pipe(ControlBase):
+
+    def elaborate(self, platform):
+        m = ControlBase._elaborate(self, platform)
+
+        pipe1 = FIFOTestAdd16()
+        pipe2 = FIFOTestAdd16()
+
+        m.submodules.pipe1 = pipe1
+        m.submodules.pipe2 = pipe2
+
+        m.d.comb += self.connect([pipe1, pipe2])
+
+        return m
+
+
+######################################################################
+# Test 26
+######################################################################
+
 def iospecfn24():
     return (Signal(16, name="src1"), Signal(16, name="src2"))
 
 class FIFOTest2x16(FIFOControl):
 
     def __init__(self):
-        FIFOControl.__init__(self, iospecfn2, 2)
+        stage = PassThroughStage(iospecfn2)
+        FIFOControl.__init__(self, 2, stage)
 
 
 ######################################################################
@@ -966,43 +1012,44 @@ class ExampleBufUnBufPipe(ControlBase):
 num_tests = 10
 
 if __name__ == '__main__':
-    print ("test 1")
-    dut = ExampleBufPipe()
-    run_simulation(dut, testbench(dut), vcd_name="test_bufpipe.vcd")
-
-    print ("test 2")
-    dut = ExampleBufPipe2()
-    run_simulation(dut, testbench2(dut), vcd_name="test_bufpipe2.vcd")
-    ports = [dut.p.i_valid, dut.n.i_ready,
-             dut.n.o_valid, dut.p.o_ready] + \
-             [dut.p.i_data] + [dut.n.o_data]
-    vl = rtlil.convert(dut, ports=ports)
-    with open("test_bufpipe2.il", "w") as f:
-        f.write(vl)
+    if False:
+        print ("test 1")
+        dut = ExampleBufPipe()
+        run_simulation(dut, tbench(dut), vcd_name="test_bufpipe.vcd")
+
+        print ("test 2")
+        dut = ExampleBufPipe2()
+        run_simulation(dut, tbench2(dut), vcd_name="test_bufpipe2.vcd")
+        ports = [dut.p.i_valid, dut.n.i_ready,
+                 dut.n.o_valid, dut.p.o_ready] + \
+                 [dut.p.i_data] + [dut.n.o_data]
+        vl = rtlil.convert(dut, ports=ports)
+        with open("test_bufpipe2.il", "w") as f:
+            f.write(vl)
 
 
     print ("test 3")
     dut = ExampleBufPipe()
-    test = Test3(dut, test3_resultfn)
+    test = Test3(dut, resultfn_3)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_bufpipe3.vcd")
 
     print ("test 3.5")
     dut = ExamplePipeline()
-    test = Test3(dut, test3_resultfn)
+    test = Test3(dut, resultfn_3)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_combpipe3.vcd")
 
     print ("test 4")
     dut = ExampleBufPipe2()
-    run_simulation(dut, testbench4(dut), vcd_name="test_bufpipe4.vcd")
+    run_simulation(dut, tbench4(dut), vcd_name="test_bufpipe4.vcd")
 
     print ("test 5")
     dut = ExampleBufPipeAdd()
-    test = Test5(dut, test5_resultfn, stage_ctl=True)
+    test = Test5(dut, resultfn_5, stage_ctl=True)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_bufpipe5.vcd")
 
     print ("test 6")
     dut = ExampleLTPipeline()
-    test = Test5(dut, test6_resultfn)
+    test = Test5(dut, resultfn_6)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_ltcomb6.vcd")
 
     ports = [dut.p.i_valid, dut.n.i_ready,
@@ -1015,7 +1062,7 @@ if __name__ == '__main__':
     print ("test 7")
     dut = ExampleAddRecordPipe()
     data=data_dict()
-    test = Test5(dut, test7_resultfn, data=data)
+    test = Test5(dut, resultfn_7, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_addrecord.vcd")
 
     ports = [dut.p.i_valid, dut.n.i_ready,
@@ -1029,7 +1076,7 @@ if __name__ == '__main__':
     print ("test 8")
     dut = ExampleBufPipeAddClass()
     data=data_2op()
-    test = Test5(dut, test8_resultfn, data=data)
+    test = Test5(dut, resultfn_8, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_bufpipe8.vcd")
 
     print ("test 9")
@@ -1042,13 +1089,13 @@ if __name__ == '__main__':
         f.write(vl)
 
     data = data_chain2()
-    test = Test5(dut, test9_resultfn, data=data)
+    test = Test5(dut, resultfn_9, data=data)
     run_simulation(dut, [test.send, test.rcv],
                         vcd_name="test_bufpipechain2.vcd")
 
     print ("test 10")
     dut = ExampleLTBufferedPipeDerived()
-    test = Test5(dut, test6_resultfn)
+    test = Test5(dut, resultfn_6)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_ltbufpipe10.vcd")
     vl = rtlil.convert(dut, ports=ports)
     with open("test_ltbufpipe10.il", "w") as f:
@@ -1057,14 +1104,14 @@ if __name__ == '__main__':
     print ("test 11")
     dut = ExampleAddRecordPlaceHolderPipe()
     data=data_placeholder()
-    test = Test5(dut, test11_resultfn, data=data)
+    test = Test5(dut, resultfn_test11, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_addrecord.vcd")
 
 
     print ("test 12")
     dut = ExampleBufDelayedPipe()
     data = data_chain1()
-    test = Test5(dut, test12_resultfn, data=data)
+    test = Test5(dut, resultfn_12, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_bufpipe12.vcd")
     ports = [dut.p.i_valid, dut.n.i_ready,
              dut.n.o_valid, dut.p.o_ready] + \
@@ -1076,7 +1123,7 @@ if __name__ == '__main__':
     print ("test 13")
     dut = ExampleUnBufDelayedPipe()
     data = data_chain1()
-    test = Test5(dut, test12_resultfn, data=data)
+    test = Test5(dut, resultfn_12, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_unbufpipe13.vcd")
     ports = [dut.p.i_valid, dut.n.i_ready,
              dut.n.o_valid, dut.p.o_ready] + \
@@ -1088,7 +1135,7 @@ if __name__ == '__main__':
     print ("test 15")
     dut = ExampleBufModeAdd1Pipe()
     data = data_chain1()
-    test = Test5(dut, test12_resultfn, data=data)
+    test = Test5(dut, resultfn_12, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_bufunbuf15.vcd")
     ports = [dut.p.i_valid, dut.n.i_ready,
              dut.n.o_valid, dut.p.o_ready] + \
@@ -1100,7 +1147,7 @@ if __name__ == '__main__':
     print ("test 16")
     dut = ExampleBufModeUnBufPipe()
     data = data_chain1()
-    test = Test5(dut, test9_resultfn, data=data)
+    test = Test5(dut, resultfn_9, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_bufunbuf16.vcd")
     ports = [dut.p.i_valid, dut.n.i_ready,
              dut.n.o_valid, dut.p.o_ready] + \
@@ -1112,7 +1159,7 @@ if __name__ == '__main__':
     print ("test 17")
     dut = ExampleUnBufAdd1Pipe2()
     data = data_chain1()
-    test = Test5(dut, test12_resultfn, data=data)
+    test = Test5(dut, resultfn_12, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_unbufpipe17.vcd")
     ports = [dut.p.i_valid, dut.n.i_ready,
              dut.n.o_valid, dut.p.o_ready] + \
@@ -1124,7 +1171,7 @@ if __name__ == '__main__':
     print ("test 18")
     dut = PassThroughTest()
     data = data_chain1()
-    test = Test5(dut, test_identical_resultfn, data=data)
+    test = Test5(dut, resultfn_identical, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_passthru18.vcd")
     ports = [dut.p.i_valid, dut.n.i_ready,
              dut.n.o_valid, dut.p.o_ready] + \
@@ -1136,7 +1183,7 @@ if __name__ == '__main__':
     print ("test 19")
     dut = ExampleBufPassThruPipe()
     data = data_chain1()
-    test = Test5(dut, test9_resultfn, data=data)
+    test = Test5(dut, resultfn_9, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_bufpass19.vcd")
     ports = [dut.p.i_valid, dut.n.i_ready,
              dut.n.o_valid, dut.p.o_ready] + \
@@ -1148,7 +1195,7 @@ if __name__ == '__main__':
     print ("test 20")
     dut = FIFOTest16()
     data = data_chain1()
-    test = Test5(dut, test_identical_resultfn, data=data)
+    test = Test5(dut, resultfn_identical, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_fifo20.vcd")
     ports = [dut.p.i_valid, dut.n.i_ready,
              dut.n.o_valid, dut.p.o_ready] + \
@@ -1160,7 +1207,7 @@ if __name__ == '__main__':
     print ("test 21")
     dut = ExampleFIFOPassThruPipe1()
     data = data_chain1()
-    test = Test5(dut, test12_resultfn, data=data)
+    test = Test5(dut, resultfn_12, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_fifopass21.vcd")
     ports = [dut.p.i_valid, dut.n.i_ready,
              dut.n.o_valid, dut.p.o_ready] + \
@@ -1172,7 +1219,7 @@ if __name__ == '__main__':
     print ("test 22")
     dut = ExampleRecordHandshakeAddClass()
     data=data_2op()
-    test = Test5(dut, test8_resultfn, data=data)
+    test = Test5(dut, resultfn_8, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_addrecord22.vcd")
     ports = [dut.p.i_valid, dut.n.i_ready,
              dut.n.o_valid, dut.p.o_ready] + \
@@ -1182,11 +1229,10 @@ if __name__ == '__main__':
     with open("test_addrecord22.il", "w") as f:
         f.write(vl)
 
-
     print ("test 23")
     dut = ExampleFIFORecordObjectPipe()
     data=data_2op()
-    test = Test5(dut, test8_resultfn, data=data)
+    test = Test5(dut, resultfn_8, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_addrecord23.vcd")
     ports = [dut.p.i_valid, dut.n.i_ready,
              dut.n.o_valid, dut.p.o_ready] + \
@@ -1196,10 +1242,35 @@ if __name__ == '__main__':
     with open("test_addrecord23.il", "w") as f:
         f.write(vl)
 
+    print ("test 24")
+    dut = FIFOTestRecordAddStageControl()
+    data=data_2op()
+    test = Test5(dut, resultfn_8, data=data)
+    ports = [dut.p.i_valid, dut.n.i_ready,
+             dut.n.o_valid, dut.p.o_ready] + \
+             [dut.p.i_data.op1, dut.p.i_data.op2] + \
+             [dut.n.o_data]
+    vl = rtlil.convert(dut, ports=ports)
+    with open("test_addrecord24.il", "w") as f:
+        f.write(vl)
+    run_simulation(dut, [test.send, test.rcv], vcd_name="test_addrecord24.vcd")
+
+    print ("test 25")
+    dut = ExampleFIFOAdd2Pipe()
+    data = data_chain1()
+    test = Test5(dut, resultfn_9, data=data)
+    run_simulation(dut, [test.send, test.rcv], vcd_name="test_add2pipe25.vcd")
+    ports = [dut.p.i_valid, dut.n.i_ready,
+             dut.n.o_valid, dut.p.o_ready] + \
+             [dut.p.i_data] + [dut.n.o_data]
+    vl = rtlil.convert(dut, ports=ports)
+    with open("test_add2pipe25.il", "w") as f:
+        f.write(vl)
+
     print ("test 997")
     dut = ExampleBufPassThruPipe2()
     data = data_chain1()
-    test = Test5(dut, test9_resultfn, data=data)
+    test = Test5(dut, resultfn_9, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_bufpass997.vcd")
     ports = [dut.p.i_valid, dut.n.i_ready,
              dut.n.o_valid, dut.p.o_ready] + \
@@ -1211,7 +1282,7 @@ if __name__ == '__main__':
     print ("test 998 (fails, bug)")
     dut = ExampleBufPipe3()
     data = data_chain1()
-    test = Test5(dut, test9_resultfn, data=data)
+    test = Test5(dut, resultfn_9, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_bufpipe14.vcd")
     ports = [dut.p.i_valid, dut.n.i_ready,
              dut.n.o_valid, dut.p.o_ready] + \
@@ -1223,7 +1294,7 @@ if __name__ == '__main__':
     print ("test 999 (expected to fail, which is a bug)")
     dut = ExampleBufUnBufPipe()
     data = data_chain1()
-    test = Test5(dut, test9_resultfn, data=data)
+    test = Test5(dut, resultfn_9, data=data)
     run_simulation(dut, [test.send, test.rcv], vcd_name="test_bufunbuf999.vcd")
     ports = [dut.p.i_valid, dut.n.i_ready,
              dut.n.o_valid, dut.p.o_ready] + \