expose pending interrupts in status register
[riscv-isa-sim.git] / riscv /
drwxr-xr-x   ..
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-rw-r--r-- 2636 cachesim.h
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-rw-r--r-- 20325 disasm.cc
-rw-r--r-- 431 disasm.h
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-rw-r--r-- 11487 dispatch.h
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-rw-r--r-- 630 htif.h
-rw-r--r-- 187 insn_header.h
drwxr-xr-x - insns
-rw-r--r-- 5917 interactive.cc
-rw-r--r-- 1014 memtracer.h
-rw-r--r-- 2983 mmu.cc
-rw-r--r-- 6486 mmu.h
-rw-r--r-- 10283 opcodes.h
-rw-r--r-- 2415 pcr.h
-rw-r--r-- 6811 processor.cc
-rw-r--r-- 2518 processor.h
-rw-r--r-- 2127 riscv-isa-run.cc
-rw-r--r-- 1209 riscv.ac
-rw-r--r-- 907 riscv.mk.in
-rw-r--r-- 2022 sim.cc
-rw-r--r-- 2853 sim.h
-rw-r--r-- 239 trap.cc
-rw-r--r-- 940 trap.h