[sim,xcc] add rdcycle/rdtime/rdinstret
[riscv-isa-sim.git] / riscv /
drwxr-xr-x   ..
-rw-r--r-- 3651 applink.cc
-rw-r--r-- 455 applink.h
-rw-r--r-- 586 common.h
-rw-r--r-- 7970 decode.h
-rw-r--r-- 42296 execute.h
-rw-r--r-- 2833 icsim.cc
-rw-r--r-- 938 icsim.h
drwxr-xr-x - insns
-rw-r--r-- 245 mmu.cc
-rw-r--r-- 5688 mmu.h
-rw-r--r-- 5013 processor.cc
-rw-r--r-- 1429 processor.h
-rw-r--r-- 1339 riscv-isa-run.cc
-rw-r--r-- 1517 riscv.ac
-rw-r--r-- 343 riscv.mk.in
-rw-r--r-- 7119 sim.cc
-rw-r--r-- 2158 sim.h
-rw-r--r-- 239 trap.cc
-rw-r--r-- 1038 trap.h