fix up Logical pipeline to produce HDL with XLEN=32
[soc.git] / src / soc / fu / logical /
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drwxr-xr-x - formal
-rw-r--r-- 827 input_stage.py
-rw-r--r-- 1124 logical_input_record.py
-rw-r--r-- 4817 main_stage.py
-rw-r--r-- 706 output_stage.py
-rw-r--r-- 1609 pipe_data.py
-rw-r--r-- 1266 pipeline.py
-rw-r--r-- 3006 popcount.py
drwxr-xr-x - test