`define SDRAMCfgEnd 'h000117FF // 12 32-bit registers
`define TCMBase 'h00020000 //
`define TCMEnd 'h00040000 // 128KB
+ `define ClintBase 'h02000000
+ `define ClintEnd 'h020BFFFF
`define VMEBase 'h40000000
`define VMEEnd 'h4FFFFFFF // 1GB
`ifdef FlexBus_verify