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[riscv-isa-sim.git] / riscv /
drwxr-xr-x   ..
-rw-r--r-- 4676 cachesim.cc
-rw-r--r-- 2673 cachesim.h
-rw-r--r-- 180 common.h
-rw-r--r-- 5347 decode.h
-rw-r--r-- 1495 disasm.h
-rw-r--r-- 948 dummy-rocc-test.c
-rw-r--r-- 1004 dummy-rocc.h
-rw-r--r-- 24295 encoding.h
-rw-r--r-- 331 extension.cc
-rw-r--r-- 883 extension.h
-rwxr-xr-x 156 gen_icache
-rw-r--r-- 3128 htif.cc
-rw-r--r-- 667 htif.h
-rw-r--r-- 568 insn_template.cc
drwxr-xr-x - insns
-rw-r--r-- 6200 interactive.cc
-rw-r--r-- 1091 memtracer.h
-rw-r--r-- 3069 mmu.cc
-rw-r--r-- 4333 mmu.h
-rw-r--r-- 10360 processor.cc
-rw-r--r-- 2827 processor.h
-rw-r--r-- 1332 riscv-dis.cc
-rw-r--r-- 1051 riscv.ac
-rw-r--r-- 1041 riscv.mk.in
-rw-r--r-- 1152 rocc.cc
-rw-r--r-- 724 rocc.h
-rw-r--r-- 2672 sim.cc
-rw-r--r-- 2638 sim.h
-rw-r--r-- 303 trap.cc
-rw-r--r-- 1616 trap.h