rename v_rd_rsel_o in dependence cell as well
authorLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Fri, 7 Jun 2019 22:20:12 +0000 (23:20 +0100)
committerLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Fri, 7 Jun 2019 22:20:12 +0000 (23:20 +0100)
src/scoreboard/dependence_cell.py
src/scoreboard/fu_reg_matrix.py

index 1a8f588b79ff2a49eee834350cfa693aeae1e7bf..65c333c5a68d00a9442e67dfed019d2eeb75aded 100644 (file)
@@ -35,8 +35,8 @@ class DependencyRow(Elaboratable):
 
         self.rd_pend_i = Signal(n_reg, reset_less=True) # Read pend in (top)
         self.wr_pend_i = Signal(n_reg, reset_less=True) # Write pend in (top)
-        self.rd_rsel_o = Signal(n_reg, reset_less=True) # Read pend out (bot)
-        self.wr_rsel_o = Signal(n_reg, reset_less=True) # Write pend out (bot)
+        self.v_rd_rsel_o = Signal(n_reg, reset_less=True) # Read pend out (bot)
+        self.v_wr_rsel_o = Signal(n_reg, reset_less=True) # Write pend out (bot)
 
         self.go_wr_i = Signal(reset_less=True) # Go Write in (left)
         self.go_rd_i = Signal(reset_less=True)  # Go Read in (left)
@@ -87,8 +87,8 @@ class DependencyRow(Elaboratable):
 
         # to be accumulated to indicate if register is in use (globally)
         # after ORing, is fed back in to rd_pend_i / wr_pend_i
-        m.d.comb += self.rd_rsel_o.eq(src1_c.qlq | src2_c.qlq)
-        m.d.comb += self.wr_rsel_o.eq(dest_c.qlq)
+        m.d.comb += self.v_rd_rsel_o.eq(src1_c.qlq | src2_c.qlq)
+        m.d.comb += self.v_wr_rsel_o.eq(dest_c.qlq)
 
         return m
 
index 90ff219ddabf4adee643766b11d21e3dab7551de..a578a9960e778c0e97d6561916e2772ba83caf1d 100644 (file)
@@ -166,8 +166,8 @@ class FURegDepMatrix(Elaboratable):
         wr_pend_v = []
         for fu in range(self.n_fu_row):
             dc = dm[fu]
-            rd_pend_v.append(dc.rd_rsel_o)
-            wr_pend_v.append(dc.wr_rsel_o)
+            rd_pend_v.append(dc.v_rd_rsel_o)
+            wr_pend_v.append(dc.v_wr_rsel_o)
         rd_v = GlobalPending(self.n_reg_col, rd_pend_v)
         wr_v = GlobalPending(self.n_reg_col, wr_pend_v)
         m.submodules.rd_v = rd_v