[sim,pk] reorganized status register

[xcc,pk,sim,opcodes] added first RVC instruction

[sim] fixed multiply-high in rv32

[pk,sim] fixed parse-opcodes bug

was causing spurious illegal instruction traps

[opcodes,pk,sim,xcc] fix utidx - add rd

[opcodes,pk,sim,xcc] fix vector mem instruction format, add vector seg mem instructions

[opcodes,pk,sim,xcc] add leftover vector instructions (vf, etc.)

[opcodes,pk,sim,xcc] add vector mem instructions

[opcodes,pk,sim,xcc] add stop,utidx instructions

[opcodes,pk,sim,xcc] add fence instructions for vector unit

[xcc] fixed bug in amo{maxu,minu}.w

[opcodes] minor opcode changes

[sim,pk,xcc,opcodes] removed fminmag/fmaxmag

[xcc,pk,opcodes,sim] updated encoding/insn names

[sim] LWU now illegal in RV32

[xcc,sim] branches are pc-relative (not pc+4) again

[xcc,opcodes,pk,sim] krste's re-renaming spree

[xcc,sim,opcodes] removed mtflh/mffl/mffh

in rv32 these will be replaced with loads and stores.

[sim,pk] added interrupt-pending field to cause reg

[sim,xcc,opcodes] added back mtflh.d

[opcodes,pk,sim,xcc] synci now bombs whole icache

[xcc,opcodes,pk,sim] cleanup to FP ISA

- Added 5th rounding mode
- Removed MFCR/MTCR in favor of MFFSR/MTFSR (it was the only CR...)
- merged MTF.D with MTFLH.D; operation depends on RV32/RV64 mode
- made MFFL.D and MFFH.D illegal in RV64

[sim] added nearest/ties to max magnitude rounding mode

[sim] changed divide-by-0 semantics

now it always gives -1, no matter the signedness.

[sim,opcodes] add mulhsu instruction

[opcodes,pk,sim,xcc] great renumbering of 2011, part deux

[sim, pk, xcc, opcodes] great instruction renaming of 2011

[opcodes, sim, xcc] made *w insns illegal in RV32

now generic variants behave differently in RV32 and RV64.

[opcodes, pk, sim, xcc] removed nor, normalized macros to addi

[sim] fix jalr bug

[opcodes,pk,sim,xcc] flip fields to favor little endian

[sim] fixed some compiler warnings

[sim] cleaned up handling of link register

[sim] handle integer division overflow

Behavior is now same as GCC's optimizer.  Previously, we just crashed :)

[opcodes, pk, sim, xcc] Tweaked FP encoding

[opcodes] generate latex and verilog correctly

[pk] various PK cleanups/speedups

[xcc, sim, pk, opcodes] new instruction encoding!

[xcc, sim, pk] link register is now x1

[opcodes, pk, sim, xcc] made jumps shorter and PC-relative

[sim] removed unnecessary trap in mfcr instruction

[sim,xcc] fixed minor bugs related to tp/cr29

[pk,sim,xcc] get rid of at register, introduce tp register

[sim,xcc,pk,opcodes] static rounding modes for FP insns

Now, you can either use the RM in the FSR or specify it in the insn.

(Except for FP->int; no dynamic for that.)

[pk, sim] added FPU emulation support to proxy kernel

[sim] made softfloat files C instead of C++

[sim] added writeback tracing

[xcc] modified opcodes for better FP decode mapping

[opcodes] added code field back to syscall/break

[xcc] removed CEXC field from FSR

[xcc,sim] eliminated vectored traps

now, the evec register holds the address that all traps vector to,
and the cause register is set with the trap number.

[sim, xcc] changed cvt/trunc to use GPRs for int args

this way, we don't have to futz with storing integers in recoded
floating-point registers.  too bad we lose some decoupling.

[xcc, sim] mff now uses rs2 for data

this is symmetric with fp stores, so we only need one decoding pipe

[opcodes, sim, xcc] added mffl.d instruction

...to be used instead of mff.s when doing int -> DP FP moves on a 32-bit cpu

[xcc, sim] eliminated zero-extended immediates

This is a big commit because it involved rewriting gcc's algorithm for
generating constants.

[sim] fixed bug in which shift operands were reversed

[xcc, sim] changed instruction format so imm12 subs for rs2

[xcc, sim] replaced ble/bleu with bge/bgeu

This will simplify control logic (since every branch has a logical inverse)

[sim] renamed sllv to sll (same for other shifts)

[xcc, sim] moved shamt field and renamed shifts

[xcc, sim] branches now are next-PC-based, not PC-based

[xcc] fixed broken 32-bit FP ABI

[sim, xcc] Added mffh.d/mtflh.d; fixed FP ABI for 32-bit

[sim, pk] cleaned up exception vectors and FP exc flags

[opcodes,xcc,sim] mffh.d,mtfh.d added (broken commit)

[opcodes,sim,xcc] move opcodes for 3 source instructions

Revert "[xcc, sim] added slei/sleui in lieu of slti/sltiu"

This reverts commit bf5406d4df625678bc6ec20ce1d48541541dba54.

We found a clever way to efficiently implement slti/sltiu despite the
reversed operands.  The trick is because of the following fact:

(a < b) === !(b <= a) === !(b-1 < a)

So just turn off the carry-in when doing the subtraction for the comparison.

Merge branch 'master' of /project/eecs/parlab/git/projects/riscv

Conflicts:
sim/riscv/insns/mtpcr.h
sim/riscv/processor.cc

[pk, sim] added interrupt support to sim; added timer interrupt

[sim] add while to interactive_until

[sim] change applink for tohost/fromhost (forgot one file)

[sim] change applink for tohost/fromhost

[xcc, sim] added slei/sleui in lieu of slti/sltiu

Rationale was that since we have the datapath for rc = (ra < rb),
it's straightforward to also add rc = !(imm < rb) = (rb <= imm).

[sim] yet another fix stdint.h __STDC_LIMIT_MACROS problem

[sim] fix stdint.h __STDC_LIMIT_MACROS problem

[sim, xcc] branches now have 2-byte-aligned displacements

This will facilitate 16-bit instructions later on

[sim, xcc] added PCRs to replace k0 and k1

[sim, xcc] bthread threading model exposed; insn encoding cleaned up

[sim] fixed bug in msub.d; added ability to print FPRs in debug mode

[sim] added atomic memory operations

[xcc] argc/argv work for 32b programs

Some patch-up code runs as soon as the 32b version of crt1 begins running
that massages the pointers accordingly.

[sim] privileged mode support for 32-bit operation

[xcc,sim] added fused multiply-add and its cousins

[xcc,sim] Eliminated slori instruction

the "li" macro in RISC-V assembly isn't as efficient anymore for 64b
constants, and "la" doesn't work for 64b addresses with ".set noat".
But it's worth it to remove an ugly instruction.

[pk,fesvr] improved proxykernel build system

Now uses a modified MCPPBS.  Add --host=riscv to configure path.

Front-end server now just searches PATH for riscv-pk, so just install the pk
to somewhere in your path.

[sim] integrated SoftFloat-3 with ISA sim; removed SoftFloat-2b

[sim] specialized softfloat for riscv

[sim] added riscv folder to softfloat

[sim] added SoftFloat-3 source

[xcc,sim] implement FP using softfloat

The intersection of the Hauser FP and MIPS FP is implemented.

[sim] removed unused elf loader

[sim] added softfloat

[sim,xcc] Added first few Hauser FP insns (sign-injection)

Also updated FPmove test case to test negation and moving between FP regs

[sim] Bug fixes in shifts, plus a new test case

[xcc] Removed ctc1, cfc1 instructions; added fp move test case

[xcc,pk,sim] Added first part of FP support

In particular, FP loads, stores, and moves now work.

[sim,xcc] removed sll32/srl32/sra32 opcodes

These instructions handled static shift amounts >= 32.  Since we have
a 6-bit shift amount field, these opcodes are no longer necessary.

[pk,sim,xcc] Renamed instructions to RISC-V spec

All word-sized arithmetic operations are now postfixed with 'w',
and all double-word-sized arithmetic operations are no longer
prefixed with 'd'.  mtc0/mfc0 are removed and replaced with
mfpcr/mtpcr/mwfpcr/mwtpcr.

[gcc] generate code for complex branches

[sim,xcc] Changed instruction format to RISC-V

Massive changes to gcc, binutils to support new instruction encoding.
Simulator reflects these changes.