add litex wishbone interconnect to 4x 4k SRAMs
authorLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Sat, 20 Feb 2021 15:22:18 +0000 (15:22 +0000)
committerLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Sat, 20 Feb 2021 15:22:18 +0000 (15:22 +0000)
commit0cd474099a8106c81178c6ac1cd507737068d24d
tree6aa1617f1e270080570e6ccd76873dad61d4c8d1
parent362d5638d3c51a76bf42f140ab781af0ce58328b
add litex wishbone interconnect to 4x 4k SRAMs
also had to add one more of the massive DFF 512 byte SRAMs in order to cover
all the exception areas (0x900) without going into 4k SRAM area,
which litex demands to be on an aligned boundary
Makefile
src/soc/litex/florent/Makefile
src/soc/litex/florent/libresoc/core.py
src/soc/litex/florent/ls180soc.py