per-core tohost/fromhost registers

update your fesvr

new supervisor mode

add disasm functions for vector

make NaN behavior consistent with hardfloat

fix double-precision NaNs

abstract regfile write port

abstract regfile behind object

update vector fences

clean up vector exception instructions

add more instructions for vector exception handling

add vvcfg,vtcfg

opcodes cleanup

always propagate default NaN (all bits set)

slight change to vector supervisor instructions

add place holders for instructions to handle vector exceptions

new instructions to handle vector exceptions

new HTIF protocol.  update your fesvr.

fixed a bug in remu[w]

it was actually caught by the ASM tests... :(

implement lighter-weight htif packet header

reimplement div[u][w]/rem[u][w]

fixes bugs for inputs not properly sign-extended

fix sltu disassembly

initialize tohost and fromhost

remove debug printf

poll HTIF occasionally

don't set badvaddr for instruction access faults

fix divide by zero bugs

check that virtual addresses are sign-extended

disentangle decode.h from other headers

work around gcc 4.4 bug

fix compilation for gcc 4.6.1

fix utidx assign bug, make ut code execute faster

fix the fpr abi names

Remove dependence on binutils

We now have our own disassembler.

Use new compiler toolchain's disassembler

Changed MFTX to use rs1 for its source

Changed supervisor mode

- initial PC is 0x2000
- PCRs renumbered
- clearing IPIs now requires a write to a different PCR
- IRQs are each given their own cause #

Fixed tight coupling of host and target page size

changed page size to 8KB

Merge branch 'master' of github.com:ucb-bar/riscv-isa-sim

fix vf

yunsup made this fix..ask him

don't forget to commit configure after autoconf!

added #include <stdlib.h> to get rid of errors building with gcc-4.4 on ubuntu

bugfix to riscv.ac

fixes to make disassembly work under macos (with macports binutils installed)

Builds and runs on Mac OS 10.6.7

post-repo-split cleanup

temporary undoing of renaming

[sim] renamed to riscv-isa-run

[xcc] minor performance tweaks

[xcc] fixed simulator build time

[xcc] tlb now stores host addresses

[xcc] cleaned up mmu code

[xcc] fix configure scripts

[xcc] instructions now set PC explicitly

[sim, opcodes] made sim more decoupled from opcodes

[sim] fix writeback after ipi clearing

[sim] add ability to clear IPIs

[sim] fault on failed addr translations

previously, a bad PTE would segfault the simulator, rather than sending
the fault to the OS.

[sim] minor sim cleanup

[sim,opcodes] improved sim build and run performance

[fesvr,xcc,sim] fixed multicore sim for akaros

[sim,xcc] add rdcycle/rdtime/rdinstret

[sim] more fp<->int fixes

[sim] more fp conversion bugs fixed

[sim] change default hwvl

[sim] vlen calc reflects the hardware

[sim] fixed fcvt rounding bugs

[opcodes,pk,sim] add more vector traps (for #banks, illegal instructions)

[sim,pk] cleanups & initial virtual memory support

[sim,xcc] change cond. mov inst format, add implementation

[opcodes,pk,sim,xcc] resolve a conflict

[libs,opcodes,pk,sim,xcc] add mov*,fmov*, shuffle vec insts

[sim] initial support for virtual memory

[sim] stubs for perfctr instructions

tweaked encoding of rdcycle & cousins

[sim] fixed building sim without cache simulators

[sim] hacked in a dcache simulator

[xcc,sim,opcodes] added c.addiw

[xcc,sim,opcodes] added more RVC instructions

[sim] fixed divw/remw crashing simulator

[xcc,sim] rv64 'w' instruction semantics changed

they no longer require their inputs to be canonicalized 32b values, so
this speeds up mixed int/long code sequences.

[xcc,sim,opcodes] added rvc conditional branches

[sim] removed undefined behavior for non-canonical inputs

[sim] added "str" debug command

it prints the c string starting at the specified memory address.

[sim] fixed jalr immediate bug

[sim] added icache simulator (disabled by default)

[xcc,pk,sim] added privileged cflush instruction

[xcc,sim] fixed RM field

[xcc,sim] rvc loads and stores

[sim,pk] fixed minor pk bugs and trap codes

[sim] fixed FSR exception field bug

[xcc,sim,opcodes] more rvc instructions and bug fixes

[sim] add disable option for vector

[sim] set SR_EV for uts

[sim] add vector traps to vector instructions

[sim] add vt stuff

[xcc, sim] added rvc insn c.li; misc fixes

[sim,pk] reorganized status register

[xcc,pk,sim,opcodes] added first RVC instruction