workaround for bug in dcache where the r1.req waiting to be deployed
was interfering with the current state being executed
http://lists.libre-soc.org/pipermail/libre-soc-dev/2022-January/004358.html

enable both linux-5.7 tests

split out CacheTag Record to separate structure

update how d_valid is handled

missed setting r1.store_way and r1.store_row in STORE_WAIT_ACK state

Revert "dcache 2nd stage (r1) should only indicate not-busy"

This reverts commit a03aefb1e8ae7d6110a328b57f1336890ebee469.

second test for linux-5.7

add allow-overlap option to issuer_verilog.py

dcache 2nd stage (r1) should only indicate not-busy
(r1.full) when all the ACKs of a cache-line fill have been processed
doing this too early results in r0 being pushed into r1 whilst
ACKs are still outstanding, and their completion corrupts the
operation that should not have been put into r1 in the first place

fix issue with priv_mode not being passed correctly to MMU
on instruction load

fix issue with d_valid in dcache, was not being set properly

LoadStore1 priv_mode was not being correctly picked up by the MMU
priv_mode needs to come from the original LD/ST request (or the
fetch), which was not happening

grab the LDST request address for microwatt verilator debug purposes

add linux-5.7 unit test which showed a silly error:
LDST requests through PortInterface were truncated to 48 bits,
where linux uses the top 2 bits of an address for VM/guest (Quadrant 0-3)

fix MMU lookup after 2nd request (misaligned) by also updating the
ldst_r with the next address/byte_sel

add microwatt mmu.bin test5 to show page-fault on misaligned LD

do not clear out ldst request after TLB entry is added

enable microwatt mmu test2

whitespace and use exc is None not exc == None

add a second LD request to dcache which is merged with first,
to implement mis-aligned LD operations

start adding in mis-aligned LD/ST support into LoadStore1
currently not activated or used so will have no effect

add function test_pi_ld_misalign

begin testcase for misalign

whitespace

add missing MSRSpec import

add msr_o to issuer in microwatt_compat mode

double the number of lines in the L1 D/I-Cache to match microwatt
early tests halved the number of lines so as to reduce the size of SRAMs
but the issue is that this is mis-matched against the microwatt.dts
device-tree file

add SECOND_REQ state to loadstore.py, not yet implemented

add easy-to-access debug reporting of instruction and PC
for microwatt verilator

use microwatt-specific PLRU due to bug in nmutil version
(needs investigating)

fix DriverConflict over MSR write in Issuer/Core by providing an
extra write-port to StateRegs

remove FetchFSM from TestIssuer (it served its purpose for creating
the Inorder version)

doh, bus-hack was the wrong way round. *output* the address with
3 extra LSBs at the front to fix the wishbone incompatibility

sigh, microwatts wishbone bus usage is non-wishbone-compliant:
the full address (including LSBs) is dropped onto the bus

sigh have to allow external clocks and reset mess even in microwatt-compat
mode.  soc.vhdl still needs to be able to pull an external reset OR
DMI needs to be able to instruct the core to do it. hardly surprising

give module appropriate top-level name in microwatt compat mode

add missing ext_irq signal to testissuer in microwatt compat mode

adding an extra option to issuer_verilog.py to be able to cteate a
microwatt-core-compatible verilog file.  it needs to be compatible
with this interface, such that microwatt.v can have TestIssuerInternal
dropped directly in place

module core_512_88be32b2ccc17aa9df4dd9526954b105d7825eba(clk,
rst, alt_reset, \wishbone_insn_in.dat , \wishbone_insn_in.ack ,
\wishbone_insn_in.stall , \wishbone_data_in.dat , \wishbone_data_in.ack ,
\wishbone_data_in.stall , dmi_addr, dmi_din, dmi_req, dmi_wr, ext_irq,
\wishbone_insn_out.adr , \wishbone_insn_out.dat , \wishbone_insn_out.sel ,
\wishbone_insn_out.cyc , \wishbone_insn_out.stb , \wishbone_insn_out.we ,
\wishbone_data_out.adr , \wishbone_data_out.dat , \wishbone_data_out.sel ,
\wishbone_data_out.cyc , \wishbone_data_out.stb , \wishbone_data_out.we ,
dmi_dout, dmi_ack, terminated_out);

bring external irq out for microwatt-compatible mode in testissuer

stop display of LDSTCompUnit debug info on every cycle

On inorder.py, after Execute, update the PC and go back to Fetch

When removing SVP64 from inorder.py, this code block must have
been deleted by mistake.

"python test_issuer.py nosvp64 --inorder" now completes successfully,
without going into an infinite loop.

rename nia to cia in MMU input record and mmu FSM
this gets the PC passed over when an instruction fault occurs in
MSR.IR=True mode.

previous tests were only working because the instructions started at 0x0000
and a full cache line was read by I-Cache.  tests greater than a cache
line would have failed

Add an --inorder option to test_issuer.py

To use, add "--inorder" as the last option, before the test list
It's using the newly added pspec flag (see openpower-isa repo)

add misaligned mmu.bin test 5 notes: currently LoadStore1 does not
support misaligned LD/ST therefore a 0x600 exception is raised
where actually a page-table lookup over the boundary (into a second
PTE which does not exist) should result in a 0x300 (DAR) fault.

also took the opportunity to set align_intr when no-cache is requested
on dcbz

found bug in mmu with calculating addrsh, should have been a right
shift

add mmu.py microwatt mmu.bin test4 page table
and add some debug / clarity for signal names in mmu.py
looking for addrsh bug

Fix indentation

good grief, finally tracked down a piece of missing code in the MMU
address-shift had somehow not been included
@@ -509,6 +523,10 @@ class MMU(Elaboratable):
         comb += tlb_mask.shift.eq(r.shift)
         comb += finalmask.eq(tlb_mask.mask)

+        # Shift address bits 61--12 right by 0--47 bits and
+        # supply the least significant 16 bits of the result.
+        comb += addrsh.eq(r.addr[12:62] << r.shift)
+

microwatt mmu.bin test 2 should now succeed

whoops, using variable RegStage0 in dcache stage_0, should not use sync

missed reset of d_valid in dcache.py and missed that its
input is sync not comb

rename addr to raddr in LoadStore1 to avoid conflict with
PortInterfaceBase

add mmu.bin test2 to much simpler test_loadstore1.py
this eliminates TestIssuer (and the MMU FSM-based FU) from enquiries
into a VM lookup bug where virtual address is being treated as the real

move msr in test_loadstore1.py outside of conditional block

whitespace

move microwatt mmu.bin test 3 page table to test pagetables module

wait for MMU "done" when setting PRTBL and PIDR

add microwatt mmu.bin regression test test_mmu_3

enable instruction redirect in mmu ifetch test

somehow managed to miss out setting r1.forward_valid1 in dcache

uniquify names in dcache.py

allow MSR reset to default to a value set by issuer_verilog.py

pass in msr_reset to issuer_verilog.py

add ability to set the reset values of RegFileArray

Remove extra wait on core_stop_o at end of Execute.

Fixes https://bugs.libre-soc.org/show_bug.cgi?id=726
Now, there is only one wait, before Fetch.
It fixes DMI single-stepping for Power ISA 3.0B instructions, but
single-stepping in the middle of a SVP64 VL loop no longer works,
for now.

Re-enable core stopped signal when stopped.

only use a single variable for ack adjusting in dcache.py
STORE_WAIT_ACK state

fix issues with running core in DMI "stopped" status when
issuing a single-step

when setting DSISR in LoadStore1 use correct load bit (from register)

use correct X-Form L field in OP_MTMSRD

check problem state in OP_MTMSRD from original reg RA rather than
after the fact

whoops, use MSR.IR for I-Cache fetch!
virtual memory instruction fetch uses MSR.IR not MSR.DR

remove unneeded state in LoadStore1

clear instruction fault on exception WAIT_MMU ACK in LoadStore1

clear out instr_fault when exception is thrown

clear instruction fault on idle/valid in Loadstore1

ooo far too late at night to be doing this

whoops use C not Const

whoops use C not Const

remove bus_ack (found bug in Simulation, sorted)

bug in mmu setting radix tree size with one extra bit
rts does not include bit 63 (MSB0 bit 0)

continue to assert PC in FetchFSM if needed

enable I-Cache wishbone memory type in issuer_verilog.py if MMU requested

whoops issuer_verilog.py enabling mmu has to pass microwatt_mmu
option to TestMemPSpec

for each unit test case in test_issuer_mmu_data_path.py initialise memory
to empty

test_issuer_mmu_data_path.py needs to use wb_get because of
reading from i-cache cannot be done without it

mmu code-comments

comments

use prtbl in proc_tbl_wait in mmu

mmu.py comments

set up DAR correctly in unit tests, added set_ldst_spr() which toggles
LoadStore1 input flags in order to store DAR in the unit itself

unit tests for SPRs when MMU enabled,
start setting DAR, DSISR, PIDR, PRTBL etc

more code-comments

code-comments in MMU

prefer not to invert when doing if/else.

more code-comments

add RTPDE - Radit Tree Page Directory Entry - Record and use it in MMU
RTPDE is different from RTPTE

add (and ues) PRTBL Record in MMU
PRTBL: Page Table Record.  it is identical in format and naming PGTBL

create PGTBL Record and use it in MMU page_table_idle

add hard stop address in ifetch unit test, bit of a mess:
TestIssuerFSM is just being caught on the edge of attempting to execute
another instruction at a TRAP point

set terminate if core terminate requested
rather than override what is in TestIssuerBase, which examines PC for
a DBG DMI Halt condition (stop_addr_o)