debug: consider COMMAND.transfer bit, and implment HARTINFO

debug: Compiles again with new debug_defines.h file, but not tested.

debug: bump the debug_defines to match spec

Merge remote-tracking branch 'origin/priv-1.10' into HEAD

Implement new FP encoding

https://groups.google.com/a/groups.riscv.org/d/msg/isa-dev/_r7hBlzsEd8/cWPyJKMzCQAJ

Implement vectored interrupt proposal

https://github.com/riscv/riscv-isa-manual/commit/4dcaa944ba40e074d25516a157fc37f7491b71cc

Add --enable-misaligned option for misaligned ld/st support

Resolves #93

update encoding.h to get PMP updates

Update LICENSE copyright date

fdt: move interrupt controller into its own node

Set badaddr=0 on illegal instruction traps

On EBREAK, set badaddr to pc

Separate page faults from physical memory access exceptions

Default to 2 GiB of memory

Require little-endian host

riscv: replace rtc device with a real clint implementation

sim: declare cores as interrupt-controllers for clint

bootrom: set a0 to hartid and a1 to dtb before boot

configstring: rename variables to dts

riscv: remove dependency on num_cores

bootrom: include compiled dtb

sim: create DTS instead of config string

sim: define emulated CPU clock rate to be 1GHz

autoconf: put location of 'dtc' into config.h

spec bump

PUM -> SUM; expose MXR to S-mode

Simplify interrupt-stack discipline

https://github.com/riscv/riscv-isa-manual/commit/f2ed45b1791bb602657adc2ea9ab5fc409c62542

Implement mstatus.TW, mstatus.TVM, and mstatus.TSR

Don't overload illegal instruction trap in interactive code

Sv57 and Sv64 are not spec'd yet

New counter enable scheme

https://github.com/riscv/riscv-isa-manual/issues/10

Update bits to latest spec.

Implement halt request.

Also clean up some vestigial code.

Improve debug performance.

It's still pitiful, but less so. (5KB/s download speed.)

The tweaks involve switching to the other context as soon as it might be
helpful. The two contexts are executing code, and handling JTAG TAP
input.

Don't waste time spinning in place in debug mode

serialize simulator on wfi

This improves simulator perf when a thread is idle, or waiting on HTIF.

Take M-mode interrupts over S-mode interrupts

permit MMIO loads to MSIP bit

Make HW setting of PTE A/D bits optional (by configure arg)

https://github.com/riscv/riscv-isa-manual/issues/14

Spike uarch needs TLB flush after SPTBR write

Compress log output of jump-to-self loops.

This helps hugely when reading "spike -l" output when debugging is going
on.

Remove noisy debugs.

This version was able to download code, and run to a breakpoint.

Set cmderr when data is accessed while busy.

Implement autoexec. DMI op 2 is just write now.

Now passing MemTest{8,16,32,64}

Implement resume (untested).

sfence.vm -> sfence.vma

Implement program buffer preexec/postexec.

I only tested preexec.

dbus -> dmi

Abstract register read mostly working.

Fails with not supported for 128-bit.
Fails with exception (on rv32) with 64-bit.
Succeeds (on rv32) with 32-bit.

Fix stack overflow and support --rbb-port=0

Entering debug mode now jumps to "dynamic rom"

Implement hartstatus field.

Remove gdbserver support.

Maybe some day we can bring it back, implementing direct access into
registers and memory so it would be fast. That would be the way to
usefully debug code running in spike, as opposed to the way that mirrors
the actual debug design as it might be implemented in hardware.

Add writable ibuf and data registers.

Serve up a correct dmcontrol register.

Encode VM type in sptbr, not mstatus

https://github.com/riscv/riscv-isa-manual/issues/4

Also, refactor gdbserver code to not duplicate VM decoding logic.

OpenOCD does a dmi read and gets dummy value back.

Merge pull request #83 from bacam/gdb-protocol-fixes

Gdb protocol fixes

Remove unnecessary circular buffer code.

Refactor remote bitbang code.

OpenOCD RISC-V code now gets to scan out dtmcontrol.

OpenOCD can now scan out the hacked IDCODE.

OpenOCD connects, and sends some data that we receive.

Fix interrupt delegation for coprocessors

For FMIN(sNaN, x) and FMIN(qNaN, qNaN), return canonical NaN

Resolves #76

Set xPIE=1 on xRET

Resolves #88.

Only allow SIP.SSIP to be toggled if the interrupt is delegated

Make SIP.STIP read-only

h/t Ron Minnich

See https://groups.google.com/a/groups.riscv.org/forum/#!topic/isa-dev/JV-Hj3W5Kw8

Comply with GNU coding standards.

Currently the DESTDIR variable is not used correctly which leads to
bogus RUNPATH entries.

https://www.gnu.org/prep/standards/html_node/DESTDIR.html

Only read exception flag in gdb register read/write. (#85)

The flag is 32 bits, and if we read 64/128 bits then we get fragments of
S1 too and can accidentally send an error.  Fixes #84.

Fix gdb communication error (#82)

Remove extra gdb protocol responses on register writes

Fix gdb protocol register read of S0

Use correct format codes for reg_t and size_t

Fixes 32-bit build.

Fix single stepping over faulting instructions. (#80)

Reuse the ebreak constants in encoding.h.

Added comments about the modified Duff's Device in execute.cc (#77)

Fix 32-bit host portability bug

Ensure that g++ knows it is building a PCH (#75)

It seems that g++ 5.4 doesn't realize that it is building a precompiled
header unless you pass it -x c++-header.

AMOs should always return store faults, not load faults

This commit also factors out the common AMO code into mmu_t.

Make reading/writing fpu regs work.

Temporarily turn them on in mstatus if necessary.

Minor code cleanup.

Check for exception after register write.

Check for exception after reading a register.

Fix error message.

It was erroneously complaining that gdb sent too much data even when it
wasn't.

Increase gdb receive buffer.

Newer gdbs send larger memory write packets when downloading.
Also improve error reporting when gdb sends packets that don't fit in
the buffer.

Don't force load trigger timing to After

Allow the CSR writer to make the choice.

@timsifive @colinschmidt this fixes the failing rv64mi-p-breakpoint test.

Don't die when gdb thinks XLEN is 64 but it's 32.

Instead, just give gdb what it asks for.
Also when gdb does a register write, let the user know that it's likely
misconfigured and tell them how to fix it.

This is probably as well as issue #72 can be fixed in spike.

Return an error to gdb when memory reads fail. (#71)

Update trigger behavior. (#70)

M-mode writes to tdata1 with dmode set are ignored instead of raising an
exception.
Add the same behavior for tdata2.

restore clang support by fixing printf identifiers

allow MAFDC bits in MISA to be modified

Remove generic debug tests. (#65)

They live in riscv-tests/debug now, since they also test gdb, and can be
used to test other targets besides spike.

Merge pull request #62 from riscv/trigger

Implement address and data triggers.

Merge branch 'master' into trigger

Conflicts:
riscv/encoding.h
riscv/processor.cc

Rebuild debug ROM because CSR encoding changed.

Support triggers on TLB misses.

Theoretically support trigger timing.

Rename tdata[0-2] to tdata[1-3].

Add timing bit (but it doesn't do anything).
Implement dmode bit.

Save/restore tselect. Set dmode.